使 用 Quartus II 进 行 仿 真 我们以一个计数器为例，在QuartusII 中对其进行仿真。 打开Quartus II，新建一个工程，新建Verilog HDL 文件，程序内容如下： module Count ( Clk, Rst_n, Cout ); input Clk; input Rst_n; output [3:0] Cout; reg [3:0] Cout; always @ (posedge Clk or negedge Rst_n) begin if (~Rst_n) begin Cout <= 4'd0; end else begin Cout <= Cout + 4'd1; end end endmodule 保存文件名为Count.v，并置顶（在菜单栏选择【Project】→【Set as top-level Entity】）。 执行编译 。 然后，新建一个Wav eform 文件（或打开现有的也行） 点【Edit】→【End Time】，设置仿真结束时间， （结束时间设得太长，仿真会很慢，如果确实需要，建议使用 modelsim 仿真软件） 在name 栏空白处，双击一下，弹出节点添加窗口， 点击【Node Finder… 】，弹出节点选择窗口， 在【Filter】栏中可以选择不同的信号类型，一般选【Design Entry(all names)】， 点击 还可以选择工程中的各个模块，默认是只列出顶层信号， 选中Clk、Rst_n、Cout 三个信号后，点击OK 返回.vwf 文件界面， 选中Cout 信号，点右键，选择【Properties】， 在“Radix ”一项中，选择“Unsigned Decimal”，（方便观察数值） 选中 Clk 信号，在波形编辑栏中选择 ，设定周期、起始、占空比等属性， 选中 Rst_n 信号，通过编辑栏“0”、“1”设定波形 然后保存文件（这一步很重要）， 点 ，执行仿真 我们可以看到Cou t 已经有数值变化了，通过 还可以放大缩小查看。
