时钟发生器设计

0.2~500M 时钟发生器设计(原创) 电子电路设计 2008-08-27 19:59:02 阅读 314 评论 0 字号：大中小 订阅 一. 整体设计思想 1. 方案选择 频率合成器是现代无线通信设备中一个重要的组成部分，直接影响着无线通信设备的性能。频率合成技术历经了早期的直接合成技术（DS）和锁相合成技术（PLL）,发展到如今的直接数字合成技术（DDS）。直接数字合成技术具有分辨率高，转换速度快，相位噪声低等优点，在无线通信中发挥着越来越重要的作用，但是由于材料和工艺问题，其输出频率始终无法和 PLL相比，并且由于全数字结构，输出信号中具有丰富的杂散分量，限制了它的应用。 DDS＋PLL 的基本原理是用一个低频、高分辨率的 DDS频率来激励或插入PLL，从而将两者的优点结合起来。DDS＋PLL 有 3 种基本方法：即DDS激励PLL、PLL内插DDS、PLL与DDS直接混频，如图1所示。图中，fout 是系统的最终输出，fDDS 是直接数字合成芯片的输出频率，fPLL 是锁相环输出频率，fref、fref1、fref2 是参考频率。 第1 种方法以DDS 直接激励PLL。与单纯的 PLL相比，由于作为参考的 DDS 具有很高的频率分辨率，可以在不改变PLL 分频比的情况下提高 PLL 的频率分辨率，但是如果DDS 输出信号中，落在 PLL 的环路带宽内的杂散和相噪无法抑制，经过PLL 倍频作用后，这些噪声会恶化20lgN dB（N＝fout/fDDS）。 第2 种方法是将DDS 的输出与PLL 的反馈支路混频，混频后的信号再送入鉴相器。这种方法利用了 DDS 高分辨率的特点，因此PLL 可以采用较高的参考频率，不但提高了 PLL 的转换时间，同时也克服了因倍频而引起的杂散和相噪恶化，但是由于混频后会产生镜像干扰，因此锁相环路内需要引入带通滤波器BPF2 来滤除，设计环路滤波器的时候必须考虑其影响，增加了环路的设计难度。 第3 种方法直接将DDS 与PLL 混频，这有效的克服了前两种方法的缺点，既不会恶化DDS 输出的杂散和相噪，也不会增加PLL 设计的难度。由于 PLL 的作用只是将DDS 输出上变频，提高了最终输出的频率，但是 DDS的输出频率 fDDS一般远远小于 PLL 的输出频率 fPLL，混频后输出频率为fPLL±fDDS，如果要求频率合成器的输出范围大于 2 fDDS，则很难用 BPF2分离混频之后的和频 fPLL＋fDDS 与差频 fPLL－fDDS。 2.系统设计及框图 系统电路设计主要包括两个部分：一部分是在低频段(0.2-100M)，DDS电路的设计；另一部分是在高频段(100-500M)，DDS+PL...