1 《EDA 技术实用教程》实验报告 实验一 、7 段数码显示译码器 一、实验目的 (1) 熟悉QuartusⅡ软件应用环境，了解实验流程
(2) 编写简单的 VHDL 代码，并在 QuartusⅡ中进行调试和验证，并在EDA6000中下载代码和验证
(3) 学习 7 段数码显示译码器的设计
二、实验原理 7 段数码管是纯组合电路，通常的小规模专用IC，如 74 或 4000 系列的器件只能做十进制 BCD 译码，然而数字系统中的处理和运算都是二进制，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在 FPGA/CPLD 中来实现
本实验中的 7 段译码管输出信号 LED7S的 7 位分别接数码管的 7 个段，高位在左，低位在右
三、实验仪器 南京伟福实业有限公司生产 EDA2000/6000 试验仪 EDA6000 相关软件和试验仪连接线和 ByteBlaster[MV]连接线 四、实验步骤与结果 1、创建文件夹并编辑设计文件 在 D 盘中创建文件夹取名ex4
打开QuartusⅡ，选择菜单 File 中 New
在New 窗口中的 Device Design File 中选择语言类型VHDL File
在该编译窗口中键入本实验程序
将其保存在 D 盘的 ex4 文件夹里
文件名与实体 名一致 ，类型为 vhd
程序如下 LIBRARY IEEE ; USE IEEE
STD_LOGIC_1164
ALL ; ENTITY DecL7S IS PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0) ; 2 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ; END ; ARCHITECTURE one OF DecL7S IS BEGIN PROCESS(
