第1节 Verilog HDL语言简介 Verilog HDL语言简介 Verilog HDL和VHDL是目前世界上最流行的两种硬件描述语言（HDL：Hardware Description Language），均为IEEE标准，被广泛地应用于基于可编程逻辑器件的项目开发
二者都是在 20世纪 80年代中期开发出来的，前者由 Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发，后者由美国军方研发
HDL语言以文本形式来描述数字系统硬件结构和行为，是一种用形式化方法来描述数字电路和系统的语言，可以从上层到下层来逐层描述自己的设计思想
即用一系列分层次的模块来表示复杂的数字系统，并逐层进行验证仿真，再把具体的模块组合由综合工具转化成门级网表，接下去再利用布局布线工具把网表转化为具体电路结构的实现
目前，这种自顶向下的方法已被广泛使用
概括地讲，HDL语言包含以下主要特征： • HDL语言既 包含一些 高 级程序 设计语言的结构形式，同 时 也 兼 顾 描述硬件线路连接的具体结构
• 通 过 使用结构级行为描述，可以在不 同 的抽 象 层次描述设计
HDL语言采 用自顶向下的数字电路设计方法，主要包括3个 领 域 5个 抽 象 层次
• HDL语言是并行处 理 的，具有 同 一时 刻 执 行多 任 务 的能 力
这和一般 高 级设计语言（例 如 C语言等 ）串 行执 行的特征是不 同 的
• HDL语言具有 时 序 的概念
一般 的高 级编程语言是没 有 时 序 概念 的，但 在硬件电路中从输 入 到输 出总 是有 延 时 存 在的，为了 描述这一特征，需 要引 入 时 延 的概念
HDL语言不 仅 可以描述硬件电路的功 能 ，还 可以描述电路的时 序
1 Verilog HDL语言的历 史 1983
