精品文档---下载后可任意编辑DRM 频率综合器中分频器的设计中期报告分频器是数字频率综合器中的重要组成部分，主要用于将输入信号分频成为综合器内部所需的频率信号。根据数字频率综合器的应用场景和要求，分频器需要具备高精度、高速度、低功耗、低抖动等特性。本文对数字频率综合器中分频器的设计进行中期报告。一、设计要求1. 分频范围：2-40 GHz2. 分频数：163. 抖动：小于 200 fs4. 相位噪声：小于-110 dBc/Hz @ 10 kHz offset5. 功耗：小于 30 mW二、设计流程1. 分频器拓扑结构的选择在数字频率综合器中，常用的分频器拓扑结构有二分频器、四分频器、八分频器、十六分频器等，具体选择取决于要求的分频数和工作频率范围。由于本设计需要将 2-40 GHz 的输入信号分频到 125 MHz，因此选择了十六分频器作为基本结构。2. 分频器电路设计（1）分频器拓扑结构设计采纳逻辑式分频器结构，并在其基础上进行改进，如图 1 所示。该结构采纳了由三个非门和一个与非门组成的逻辑门电路，其中一个非门输出与下一级的与非门输入相连，另外一个非门直接反相输出到输出端口。（2）防抖动电路设计由于信号的抖动会影响到分频器的精度和性能，因此需要采纳抖动抑制电路来对信号进行处理。本设计采纳了反馈环结构的抖动抑制电路，如图 2 所示。该电路通过控制 DCO（Digitally Controlled Oscillator）的输出频率，从而消除输入信号中的抖动成分。（3）相位校准电路设计精品文档---下载后可任意编辑在数字频率综合器中，由于各个分频器之间存在相位偏差，因此需要采纳相位校准电路进行修正。本设计采纳了锁相环（PLL）结构进行相位校准，如图 3 所示。其中，VCO（Voltage Controlled Oscillator）用于产生可调频率的正弦波，PD（Phase Detector）用于比较输入信号和 VCO 输出信号的相位差，并输出给 LPF（Low Pass Filter）进行滤波和放大，最后输出给 VCO 进行控制。三、设计结果本设计采纳微模块化设计方法，将整个分频器电路拆分成多个功能块进行设计，分别进行模拟仿真和验证。最终，完成了分频范围 2-40 GHz、分频数 16、抖动小于 200 fs、相位噪声小于-110 dBc/Hz @ 10 kHz offset 的数字频率综合器分频器设计。其中，整个电路的功耗在 30 mW 以下，性能稳定可靠，可以满足实际应用的要求。
