题 目 EDA课程设计 学生姓名： 梅泽霖 学 号： 1 2 1 1 0 0 2 0 1 5 专 业： 电子科学与技术 完成日期： 2 0 1 4 年 1 月 1 5 日 实用多功能数字时钟设计 一、设计要求 数字钟具有整点报时和校时功能。 （1）以4位LERD数码管显示时、分，时为24进制。 （2）时、分显示数字之间以小数点间隔，小数点以1Hz频率、50%占空比的亮、灭规律表示秒计时。 （3）整点报时采用蜂鸣器实现。每当整点前控制蜂鸣器以低频鸣响4次，响1s、停1s，直到整点前一秒以高频响1s，整点时结束。 （4）采用两个按键分别控制“校时”或“校分”。按下“校时”键时，时显示值以0~23循环变化；按下“校分”键时，分显示值以0~59循环变化，但时显示值不能变化。 二、背景知识介绍 （1）Verilog HDL简介 Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。 Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。语言从 C编程语言中继承了多种操作符和结构。Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然，完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。 （2）Quartus工程说明 创建工程时，路径中不允许有中文。 选择芯片系列：Cyclone II 选择芯片型号：EP2C8Q208C8 其余直接下一步。 （创建的工程文件名为：*.qpf文件） 与工程设置： Assignments -> Settings 弹窗右上角：Device„ Device and Pin Options -> Configuration -> Use configuration device: EPCS1 Device and Pin Options -> Dual-Purpose Pins -> nCEO : Use as regular I/O 创建Verilog文件，和 Block...
