第 一 章 1-1 EDA 技 术 与 ASIC 设 计 和 FPGA 开 发 有 什 么 关 系 ? P3~4 答 ： 利 用 EDA 技 术 进 行 电 子 系 统 设 计 的 最 后 目 标 是 完 成 专 用 集 成 电 路 ASIC 的 设计 和 实 现 ； FPGA 和 CPLD 是 实 现 这 一 途 径 的 主 流 器 件 。 FPGA 和 CPLD 通 常 也 被 称为 可 编 程 专 用 IC， 或 可 编 程 ASIC。 FPGA 和 CPLD 的 应 用 是 EDA 技 术 有 机 融 合 软硬 件 电 子 设 计 技 术 、 SoC（ 片 上 系 统 ） 和 ASIC 设 计 ， 以 及 对 自 动 设 计 与 自 动 实现 最 典 型 的 诠 释 。 1-2 与 软 件 描 述 语 言 相 比 ， VHDL 有 什 么 特 点 ? P6 答 ： 编 译 器 将 软 件 程 序 翻 译 成 基 于 某 种 特 定 CPU 的 机 器 代 码 ， 这 种 代 码 仅 限 于这 种 CPU 而 不 能 移 植 ， 并 且 机 器 代 码 不 代 表 硬 件 结 构 ， 更 不 能 改 变 CPU 的 硬 件结 构 ， 只 能 被 动 地 为 其 特 定 的 硬 件 电 路 结 构 所 利 用 。 综 合 器 将 VHDL 程 序 转 化 的目 标 是 底 层 的 电 路 结 构 网 表 文 件 ，这 种 满 足 VHDL 设 计 程 序 功 能 描 述 的 电 路 结 构 ，不 依 赖 于 任何特 定 硬 件 环境；具有 相 对 独立性。综 合 器 在将 VHDL(硬 件 描 述 语 言 )表 达的 电 路 功 能 转 化 成 具体的 电 路 结 构 网 表 过程 中， 具有 明显的 能 动 性和 创造性， 它不 是 机 械的 一 一 对 应 式的 “翻 译 ”， 而 是 根据设 计 库、 工艺库以 及 预先设 置的 各类约 束 条 件 ， 选 择 最 优 的 方 式完 成 电 路 结 构 的 设 计 。 l-3 什 么 是 综 合 ?有 哪 些 类型 ?综 合 在电 子 设 计 自 动 化 中的 地 位 是 什 么 ? P5 什 么 是 综 合 ? 答 ： 在电 子 设 计 领 域 中综 合 的 概 念 可 以 表 示 为 ： 将 用 行 为 和 功 能层 次 表 达的 电 子 系 统 转 换 为 低 层 次 的 便 于 具体实 现 的 模 块...
