实训心得体会 实训心得体会 当我们备受启迪时，将其记录在心得体会里，让自己牢记于心，这样可以不断更新自己的想法
那么问题来了，应当如何写心得体会呢
以下是我整理的实训心得体会，仅供参考，欢送大家阅读
时间飞逝，转瞬间，为期一周的实训渐渐地步入尾声
通过本次设计，学习了FPGA 的学问，对 FPGA 的应用有了确定的生疏
在学习了 Verilong 语言的根底上，能够运用 verilong 语言进展根底的电路设计；运用自顶向下的设计思想,对电子钟各个功能模块进展分解设计；进展仿真验证了整个模块功能的正确性；将各个模块连接，组成一个系统，并在不断调试中觉察问题，并准时解决
在试验板上形成计时器的完好作品
实训第一天，本次实训的指导老师具体的给我们介绍了实训的整个流程，重点讲解了设计要求和设计模块两大局部
我们设计整个电路包括三大局部：分频、计时、显示
基于 FPGA 的电子钟应当能够正确显示时钟、分钟、秒钟
分频模块是对 50MHZ 的系统时钟信号进展分频，得到频率为 1000Hz 的
信号，作为七段数码的扫描频率，在分频为 1Hz，作为秒脉冲输入信号
计时局部包括时、分、秒的计时，分别类似于模 12、模 60、模 60 计数器
输入变量：时钟 clk，直接清零 reset
显示局部承受动态扫描方式，每隔 1ms 选择一个数码管显示，由于扫描频率较高，可以避开闪耀效果
此次设计模块主要由分频器、走时模块和显示模块组成
完成以上设计，再用 Modelsim 对编写的程序进展仿真调试，仿真无误，最终用 Quartus II 将设计的程序下载到红芯开发板上进展在线调试，正确显示时分秒
在此次实训的过程中我也有过挫折有不太清楚明白的地方，但是我并没有气馁，遇到困难我总是先自己查找失败的缘由，仔细的检查分析，请教同学、请教老师
在这一过程中我对 FPGA 的把握有了更进一步的见解，
