基于VHDL的数字时钟设计

目 录1 概述 11 。 1 数字时钟的工作原理 1 1 。 2 设计任务 1 2 系统总体方案设计 ................................................................................. 2 3 VHDL 模块电路设计 ............................................................................. 3 3 。 1 模块实现 3 3 。 1 。 1 分频模块 pinlv 3 3.1.2 按键去抖动模块 qudou 5 3.1.3 按键控制模块 self1 6 3 。 1.4 秒、分六十进制模块 cantsixty 7 3.1 。 5 时计数模块 hourtwenty 9 3 。 1 。 6 秒、分、时组合后的模块 9 3 。 1 。 7 数码管显示模块 10 3.2 数字时钟的顶层设计原理图 1 3 3 。 3 系统仿真与调试 1 4 结束语 ...................................................................................................... 1 6 参考文献 .................................................................................................. 1 7 致谢 .......................................................................................................... 1 8 附录源程序代码 ...................................................................................... 1 9 1 概述1。1 数字时钟的工作原理数字钟电路的基本结构由两个 60 进制计数器和一个 24 进制计数器组成,分别对秒、分、小时进行计时，当计时到 23 时 59 分 59 秒时，再来一个计数脉冲，则计数器清零，重新开始计时。秒计数器的计数时钟 CLK 为 1Hz 的标准信号，可以由晶振产生的 50MHz 信号通过分频得到.当数字钟处于计时状态时，秒计数器的进位输出信号作为分钟计数器的计数信号，分钟计数器的进位输出信号又作为小时计数器的计数信号，每一秒钟发出一个中断给 CPU，CPU 采纳 NIOS，它响应中断，并读出小时、分、秒等信息.CPU 对读出的数据译码，使之动态显示在数码管上.1。2 设计任务设计一个基于 VHDL 的数字时钟，具体功能要求如下：1．在七段数码管上具有时——分——秒的依次显示。2．时、分、秒的个位记满十向高位进一，分、秒的十位记满五向高位进一，小时按 24 进制计数，分、秒按 60 进制计数。3．整点报时，当计数到整点时扬声器发出响声。4．时间设置：可以通过按键手动调节秒和分的数值。此功能中可通过按键实现整...