硕士硕士入学考试复试考试大纲001 通信与信息工程学院考试科目复试 数字逻辑电路设计及应用考试形式笔试（闭卷）考试时间120 分钟考试总分200 分（推免生复试 100 分）一、总体规定掌握数字逻辑电路的基本原理与特性、数字逻辑电路的基本分析措施和设计措施，具有数字逻辑电路设计和综合的基本技能
二、内容及比例1、数系与代码数的十进制、二进制、八进制和十六进制表达以及它们之间的互相转换，符号数的 S-M码，补码，反码表达以及它们之间的互相转换；带符号数的补码的加减运算；BCD 码、GREY码；2、逻辑门电路门电路的工作原理和特性、CMOS 传播门、施密特触发器构造和工作原理
逻辑电路的静态、动态特性分析；三态输出构造、漏极开路输出构造；3、逻辑代数基础逻辑代数的公理、定理，对偶关系；逻辑函数的体现形式：积之和与和之积原则型、真值表；组合电路的分析：逻辑函数的化简，无关项的处理、冒险问题和多输出逻辑化简的措施
4、组合逻辑设计 运用基本的逻辑门完毕组合逻辑电路的设计，运用基本的逻辑门和已经有的中规模集成电路（MSI）逻辑器件如译码器、编码器、多路选择器、多路分派器、异或门、比较器、全加器、三态器件等作为设计的基本元素完毕更为复杂的组合逻辑电路设计的措施
5、时序逻辑基础与分析基本时序元件 R-S 型,D 型,J-K 型,T 型锁存器、触发器的电路构造，工作原理，时序特性, 功能表，特征方程体现式，不一样触发器之间的互相转换；钟控同步状态机的模型图，状态机类型及基本分析措施和环节，使用状态表表达状态机状态转换关系；钟控同步状态机的设计：状态转换过程的建立，状态的化简与编码赋值、使用状态转换表的设计措施、使用状态图的设计措施
6、时序逻辑设计运用基本的逻辑门、时序元件作为设计的基本元素完毕规定的钟控同步状态机电路的设计任务：计数器、位移寄存器、序列检测电路和序列发生器的设计；运用基
