硬件工程师笔试题一、电路分析：１、竞争与冒险在组合逻辑中,在输入端得不一样通道数字信号中通过了不一样得延时,导致抵达该门得时间不一致叫竞争。因此在输出端也许产生短时脉冲(尖峰脉冲)得现象叫冒险.常用得消除竞争冒险得措施有：输入端加滤波电容、选通脉冲、修改逻辑设计等。2、同步与异步同步逻辑就是时钟之间有固定得因果关系.异步逻辑就是各时钟之间没有固定得因果关系。同步电路:存储电路中所有触发器得时钟输入端都接同一种时钟脉冲源，因而所有触发器得状态得变化都与所加得时钟脉冲信号同步。 异步电路：电路没有统一得时钟，有些触发器得时钟输入端与时钟脉冲源相连，只有这些触发器得状态变化与时钟脉冲同步,而其他得触发器得状态变化不与时钟脉冲同步。异步电路不使用时钟脉冲做同步,其子系统就是使用特殊得“开始”与“完毕”信号使之同步同步就就是双方有一种共同得时钟，当发送时,接受方同步准备接受。异步双方不需要共同得时钟，也就就是接受方不懂得发送方什么时候发送,因此在发送得信息中就要有提醒接受方开始接受得信息,如开始位,结束时有停止位3、仿真软件:Proteus4、Ｓ etup 与 Hold ｔｉｍ eS ｅｔ up/hol ｄ tim ｅ 就是测试芯片对输入信号与时钟信号之间得时间规定。建立时间就是指触发器得时钟信号上升沿到来此前,数据稳定不变得时间。输入信号应提前时钟上升沿（如上升沿有效）Ｔ时间抵达芯片，这个Ｔ就就是建立时间-Set ｕ p tim ｅ、如不满足ｓ eｔｕ p tim ｅ，这个数据就不能被这一时钟打入触发器，只有在下一种时钟上升沿,数据才能被打入触发器。保持时间就是指触发器得时钟信号上升沿到来后来，数据稳定不变得时间。假如 hold time 不够,数据同样不能被打入触发器.5、Ｉ C 设计中同步复位与异步复位得区别 同步复位在时钟沿采集复位信号，完毕复位动作。异步复位不管时钟，只要复位信号满足条件，就完毕复位动作。 异步复位对复位信号规定比较高,不能有毛刺,假如其与时钟关系不确定，也也许出现亚稳态。6、常用得电平原则Ｔ TL： ｔ ra ｎ s ｉ stor－tra ｎ sistor l ｏ g ｉ c gate 晶体管－晶体管逻辑门CMOS:plementa ｒｙ Me ｔ a ｌ Ox ｉｄ e Ｓｅ micond ｕ cto ｒ互补金属氧化物半导体L Ｖ T ＴＬ(L ｏｗ Voltage T Ｔ L）、LVCM Ｏ S（L ｏ w Ｖ ol ｔ age C ＭＯ S):3、3 Ｖ、2、5VRS23 ２、RS4857、T Ｔ L 电平...
