阶段性考核之一——组合逻辑电路设计实验VIP专享

阶段性考核之一：【平常成绩 10 分】组合逻辑部分设计型实验报告实验题目设计一个实现两个一位二进制数相加的全加器电路学生姓名马欣跃班 级电信 122学 号任课老师邢晓敏实验成绩完成时间实验题目设计一个实现两个一位二进制数相加的全加器电路实验目的本次实验要求学生用多种方案分别设计一个实现两个一位二进制数相加的全加器电路。其目的在于：1. 使学生深化理解分立元件构成的组合逻辑电路设计过程；2. 通过实验手段，使学生加深对典型集成中规模组合逻辑电路一一译码器和数据选择器实现逻辑函数这一知识点的理解。3. 时初步锻炼学生的动手实践能力。具体实验要求1.用分立元件设计完成该功能电路。具体要求：（1）试用 2 输入与非门芯片实现该电路；【要求指明所需芯片型号、功能和具体数量】（2）试用最少个数的芯片实现该电路.【要求指明所需芯片型号、功能和具体数量】（3）以上两方案只需用 Multisim 仿真软件仿真实现即可，无需到实验室进行实物搭接。但在该实验报告中要求必须有完整的设计过程和仿真电路图。2. 用 3 线-8 线译码器 7LS138 设计完成该功能电路。【要求指明所需芯片型号、功能和具体数量】3. 用双 4 选 1 数据选择器 74LS153 设计完成该功能电路。【要求指明所需芯片型号、功能和具体数量】4. 以上 1、2、3 规定的实现方案要求都要用数码管来显示十进制的计算结果。5. 上述 2、3 两种方案的实现既要有 Multisim 仿真实验过程，又要求到实验室进行实物搭接。在该实验报告中要有完整的设计过程、仿真电路图和实验调试过程。6. 总结本次实验的收获、体会以及建议，填入本实验报告的相应位置中。【收获、体会必须写！】设计过程一.用分立元件设计完成两个一位二进制数全加器方案一：用 2 输入与非门实现1.设计过程：全加器真值表写出全加器逻辑函数表达式，并转化成与非-与非式A；B；Ci—1S；C 画出电路 00000 图001100101001101100101010111001111112. 所用器件：2 输入与非门 7401 九个实现与非功能数码管译码器 7448 一个用于驱动数码管共阴极数码管一个用于显示结果3. 仿真实现过程：A B C 三个开关控制输入 0 或 1,当 1 个开关闭合时，数码管显示数字 1;当 2 个开关闭合时，数码管显示 2;当 3 个开关闭合时显示 3.开始没有注意到 7448 要搭配共阴极数码管，用了 7447 驱动，结果不显示数字，后改为 7448,正常显示结果。方案二:用最少个数的芯片实现1....