模拟版图工程师笔试题VIP免费

模拟版图工程师笔试题通用问题MOS（metaloxidesemiconductor金属氧化物半导体），按制程可以分为哪几种？笔试题•Pmos:在MOS制程技术中是最简单，所以被应用的最早。是利用空穴来导电，速度较慢。•Nmos:利用电子来做传导的工作，因为电子的漂移速度约为空穴的二至三倍，因此在相同的条件下，nMOS制程的电路可以工作得比pMOS快。•Cmos：同时包含了nMOS和pMOS，因此制程技术变得较为复杂。通常在CMOS电路中成对的包含nMOS和pMOS晶体管，在稳态时只有一组晶体管能够导通，所以可以说没有静态功率消耗（statICpower）,是目前最省功率的一种电路，现今流行的技术之一。请简述版图工作流程？笔试题、面试题•首先和相关同事沟通了解项目相关的信息，如工艺信息，项目路径信息，人员信息，封装信息等。然后建立工作环境，包括添加基础库，建立自己的工作库，调整display，bindkey等。工作环境建立好后，先和toplayout沟通，看看他对我的工作安排是什么，如果是做Floorplan就快速的用XL工具配合TOP出个按TOP要求的版图。如果是其他工作都保证一个原则，先沟通，在工作，防止我自己因为对要求的不清晰，导致工作质量不达标，进行的反复工作。请简述一个版图cell的工作流程？越详细越好。笔试题、面试题•首先和TOPlayout进行沟通，了解TOP对这个cell的形状，位置，SIZE要求和这个工艺的一些特别注意的点，（这些TOP一般都会比我清楚，比如是否有辅助网表啊），然后在TOPFloorplan上去观察这个cell的位置，看看是不是靠近芯片边缘，或者靠近PAD，是不是需要注意应力压力等。•其次：分析电路，如果是数字电路还好，用标准单元画好，注意面积尽量小和防止Latchup，电源、地线要够宽就好了。如果模拟电路，要和电路沟通好，哪些地方需要匹配，匹配的要求有多高，要不要加dummy等，有哪些关键信号线，或者噪声线要注意匹配。•最后，先完成cell的Floorplan给TOPlayout简单看一下，没有问题，再进行版图优化，连线，验证。连线的时候要注意把能做的地方都尽量用metaloption的metal层进行连线。请说一下从项目开始到版图tapeout的工作流程，越详细越好？笔试题、面试题•了解项目相关信息：首先和相关同事沟通了解项目相关的信息，如工艺信息，项目路径信息，designrule文档，验证文件路径，人员信息，封装信息等。•建立工作环境：包括添加基础库，建立自己的工作库，调整display，bindkey等。然后熟悉一下基础库，进行简单的rule的验证。•完成Floorplan：先做版图示意图，（版图示意图有可能电路做也可能是layout做，）进行FLoorplan的时候要先放PAD，确保封装可行，同时把ESD的面积要先占了，先和电路沟通，按电路要求摆放cell位置，然后注意cell的属性，把噪声cell和模拟cell分开，模拟cell尽量放到芯片的中间，特别是BG等重要cell，不可以放到芯片的边缘。和电路协商后，调整cell位置，确定cell位置。同时安排人员进行cellFloorplan，调出来cell的Floorplan，预估面积，调整cell的形状。进行电源，地线，大电流metal路径初步规划，完成初步的FLoorplan。•完成cell版图：根据人员的能力安排同事进行cell，安排的时候要把cell的注意点，和同事交代一下，在同事完成cell的布局的时候，如何TOPFloorplan有变化，要随时和同事沟通，尽量把效率最大化，减少反复工作的出现。在cell完成时候要检查关键点是否符合电路要求。比如匹配画的是否够好。•cellreview：根据cell的完成和电路的改动，优化FLoorplan。一边画，一边根据实际情况进行优化，在cell都完成后进行cellreview。•连线：信号线要注意敏感线，噪声线，和需要单独隔离的线的屏蔽。电源、地线走线要注意尽量宽，走线连接模块注意网格和树形连接，跳线注意孔的个数尽量8个以上，大电流的地方注意过电流能力计算。最后最好在线的上面用test标注线的名字，我觉的这是非常好的习惯，方便连接的准确性，减少LVS错误，同时方便查看线的隔离做的好坏，也方便电路看版图的时候找线方便。•过验证：过DRC，LVS，ANT验证，同时如果有些无法解除的错要和电路，工艺方面沟通是否可以wave掉，比如destiny问题。选择我们自己加dummy还是工艺厂加。•...