数字逻辑设计报告《数字逻辑课程设计》姓名：宋国正班级：计142学号：1490740562016年9月25日1一、设计任务要求数字时钟是由振荡器、分频器、计秒电路、计分电路、计时电路组成。计时采用24h和12h两种。当接通电源或数字钟走时出现误差，都需要对数字钟作时、分、秒时间校正。本次设计的具体要求如下：1、显示时、分、秒的十进制显示，采用24小时制。2、校时功能。3、整点报时。二、设计思路1、数字钟的组成原理图数字式电子钟实际上是一个对标准1hz进行计数的计数电路。秒计数器满60后向分计数器进位，，分计数器满60后向时计数器进位，时计数器按24翻1规律计数，计数输出经译码器送led显示器，由于计数的起始时间不可能与标准时间一致，故需要在电路上加上一个校时电路。同时标准的1hz时间信号必须做到准确、稳定，通常使用石英晶体振荡器电2路构成。时显示器分显示器秒显示器时译码器分译码器秒译码器时计数器时计数器时计数器校时电路第1页共4页振荡器分频器2、数字钟设计方案为完成上述功能，可以把数字钟系统划分为三部分。时针源（即标准秒钟的产生电路）主体电路，扩展电路。主体电路eda设计又可划分为计时电路、校时电路、译码显示电路3部分。33、底层电路设计时针源——晶体振荡器电路给数字式电子钟提供一个频率稳定、准确的32768hz的方波信号，将32768hz的高频方波信号经32768次分频后得到1hz的方波信号供秒计数器进行计数，实现该分频功能的计数器相当于15级二进制计数器。计时电路——时间计数器电路由秒个位、秒十位计数器，分个位、分十位计数及时个位、时十位计数电路构成。其中，秒个位和秒十位计数器，分个位和分十位计数为六十进制计数器，而根据设计要求时个位和时十位构成的为二十四进制计数器，时间计数单元共有：时计数，分计数和秒计数3部分，根据设计要求时计数单元为一个二十四进制计数器，共输出为两位8421bcd码形式；分计数和秒计数单元为六十进制计数器。共输出也为两位8421bcd码。图1和图2分别给出了60进制计数器和24进制逻辑图。图一、60进制计数器5图二、24进制计数器校时电路——当刚接通电源或走时出现误差时都需要对时间进行校正。对时间的校正是通过截断正常的计数通路，而用频率较高的方波信号加到其需要校正的计数单元的输入端。这样可以很快使校正的时间调整到标准时间的数值，这时再将选择开关打向正常时就可以准确走时了。如图3所示为时、分、秒校时的校时电路。在校时电路中，其实现方法是采用计数脉第2页共4页冲和计数使能来实现校时的。6译码显示电路——为了将计数器输出的8421bcd码显示出来，须用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流，这种译码器通常称为七段译码显示驱动器电路，本设计可选器件7447为译码驱动电路。译码驱动电路将计数器输出的8421bcd码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。4、数字钟顶层电路设计首先按前面的设计方案进行低层模块的设计与编辑仿真，正确无误后，即可将设计的低层模块转化为与之相对应的元件符号，而后我们就可以用这些元件符号来设计数字钟的顶层原理图，如图4所示。本设计中要仿真的对象为数字钟，须设定一个1hz的输入时钟信号和一个校时脉冲set，模拟的设置开关信号mode的波形，为了能够看到合适的仿真结果，假定网络时间（girlsize）为10.0ns，总模拟的时间（endtime）为3ms。7三、软件仿真1、60进制计数器的仿真结果如下：60进制计数器仿真波形图82、24进制计数器仿真结果如下：24进制计数器仿真波形图3、数字钟的顶层电路仿真结果如下：数字钟的顶层电路波形仿真图四、讨论数字时钟基于max+plusii设计，经过软件仿真并下载到硬件（电子eda10实验开发系统）实现，结果表明本设计是合理可行的，但是感觉很繁琐，是不是可以考虑一种过程简单一点的呢。通过查阅大量资料发现是可以的。其另一种设计思想及方法是以语言描述为主，原理图设计相结合。但是使用过多可能会导致编第3页共4页译失败。所以在设计的过程中，如何取舍是一个难题，本人认为对于我这样基础不是很扎实的，采用前者是比较合理的。五、参考文...
