基于VHDL-4位电子密码锁的设计VIP免费

大连理工大学本科实验报告题目：基于VHDL4位电子密码锁的设计课程名称：数字电路课程设计学院（系）：电子信息与电气工程专业：电子英强班级：学生姓名：学号：完成日期：2013.7.8成绩：2013年7月08日题目：基于VHDL4位电子密码锁的设计1设计要求电子密码锁为4位8421BCD码，多于4位，密码只取前4位。在输入密码错误，给出一个错误信号，有三次输入机会，若三次密码都输入错误，则给出一个报警信号，此后只能由密码管理员取消报警信号。在输入密码正确的情况下，可以再次设定密码。每次输入一个密码，将显示在7段数码管上，并依次左移。每次输入密码的时候，按取消（cancel）键可以取消这次密码的输入，课重新输入4位密码。2设计分析及系统方案设计在实验室DE2开发板的条件下，考虑到key键只有4个，可以用switch开关来实现密码输入模块，用switch[9]~switch[0]来实现数字9~0的输入，并通过译码模块将其转化为8421BCD码，由8421BCD码来驱动7段数码管作为密码锁的显示模块。每按一个键，产生一个上升沿，给4个数码管做时钟，实现没输入一个数左移一位的效果。为了实现密码输入多于4位，可以构造一个模为4的计数器来控制只取前4位密码。共有三次输入密码的机会，可以构造一个模为3的计数器来控制。密码比较模块：当按下确定键（yes）键，则将输入的密码和内置密码进行比较。密码输入模块：当输入密码正确时，再输入密码，利用重置密码键（set_psw）直接将其赋值给内置的密码psw即可实现。LED显示模块，用来显示密码输入的正确与否。若输入密码与内置密码一致，则锁打开，输出一个高电平给LEDG，绿灯亮，密码错误则输出一个高电平给LEDR，红灯亮。综合上述分析，本系统的硬件部分主要由密码锁输入译码模块、密码锁显示模块、密码锁控制模块、密码比较和重置模块和LED显示模块五个部分组成。密码锁输入译码密码锁显示模块密码锁比较和重置LED显示模块3系统以及模块硬件电路设计说明：1.密码锁显示模块：段数码管是电子开发过程中常用的输出显示设备。在本设计中使用的是4个四位一体、共阳极型七段数码管。其单个静态数码管如右图所示。2.密码输入和译码模块：用switch[9]~[0]实现数字9到0的输入。密码锁控制模块startresetOut0clkClk_inOut_q(15downto0)Psw(15downto0)DE2开发板上使用的元件的管脚编号如下：端口名FPGA管脚说明alarmpin_af23报警信号，红灯亮cancelpin_v1取消密码输入clkpin_n250MHz时钟correctpin_ae22密码正确，绿灯亮num[0]pin_n25输入数字0到9分频器Num[9]至Num[0]Out1Out2Out3q(4downto0)CorrectOut_erroralarmCancelyes密码比较和重置Set_pswnum[1]pin_n26num[2]pin_p25num[3]pin_ae14num[4]pin_af14num[5]pin_ad13num[6]pin_ac13num[7]pin_c13num[8]pin_b13num[9]pin_a13out0[0]pin_af10u0数码管out0[1]pin_ab12out0[2]pin_ac12out0[3]pin_ad11out0[4]pin_ae11out0[5]pin_v14out0[6]pin_v13out1[0]pin_v20u1数码管out1[1]pin_v21out1[2]pin_w21out1[3]pin_y22out1[4]pin_aa24out1[5]pin_aa23out1[6]pin_ab24out2[0]pin_ab23u2数码管out2[1]pin_v22out2[2]pin_ac25out2[3]pin_ac26out2[4]pin_ab26out2[5]pin_ab25out2[6]pin_y24out3[0]pin_y23u3数码管out3[1]pin_aa25out3[2]pin_aa26out3[3]pin_y26out3[4]pin_y25out3[5]pin_u22out3[6]pin_w24out_errorpin_ae23密码错，红灯亮resetpin_v2管理员权限，为0时取消报警信号set_pswpin_n23设置密码startpin_u4开始输入密码信号yespin_g26确定信号4系统的VHDL设计说明1.分频模块，即做一个模5000的计数器，从而将50MHz的时钟转化为10000Hz的时钟。2.密码锁输入和译码，显示模块。switch[9]~switch[0]模拟数字9~0的输入，例如switch[9]为高电平，而其他为低电平，则通过程序译码为9，同时产生一个clock时钟上升沿，由于人操作的时间必定大于0.00001s（即10000Hz的时钟周期），所以在下次按键是，clock已经回到低电平，此后再按键clock又产生一个上升沿。由此构造的clock时钟可以为左移寄存器当时钟。3.密码显示模块：switch改变一次，即每输入一个数，译码产生一个四位的BCD码，来驱动数码管。并随着clock上升沿，依次左...