VerilogHDL（1）第一页，共六十四页。Verlilog数字系统设计（第二版）第二页，共六十四页。VHDL-比VerilogHDL早几年成为IEEE标准；-语法/结构比较严格，因而编写出的模块风格比较清晰；-比较适合由较多的设计人员合作完成的特大型项目（一百万门以上）。VerilogHDL-较多的第三方工具的支持-语法结构比VHDL简单-学习起来比VHDL容易-仿真工具比较好使-测试激励模块容易编写第三页，共六十四页。VerilogHDL公开发表CADENCE公司购买Verilog版权199019891980’sVerilog-XL诞生模拟和数字都适用的Verilog标准公开发表1998?VerilogHDLIEEE1364标准公开发表有关VerilogHDL的全部权利都移交给OVI（OpenVerilogInternational)19951990VerilogHDL的发展历史第四页，共六十四页。ASIC和FPGA设计师可用它来编写可综合的代码。描述系统的结构，做高层次的仿真。验证工程师编写各种层次的测试模块对具体电路设计工程师所设计的模块进行全面细致的验证。库模型的设计：可以用于描述ASIC和FPGA的基本单元（Cell）部件，也可以描述复杂的宏单元（MacroCell）。VerilogHDL的应用方面第五页，共六十四页。语言本身提供了各种层次抽象的表述，可以用详细程度有很大差别的的多层次模块组合来描述一个电路系统。行为级：技术指标和算法的Verilog描述RTL级：逻辑功能的Verilog描述门级：逻辑结构的Verilog描述开关级：具体的晶体管物理器件的描述VerilogHDL的抽象级别第六页，共六十四页。行为级：有关行为和技术指标模块，容易理解RTL级：有关逻辑执行步骤的模块，较难理解门级：有关逻辑部件互相连接的模块，很难理解开关级：有关物理形状和布局参数的模块，非常难理解VerilogHDL的抽象级别第七页，共六十四页。IP核IP概念IntellectualProperty是知识产权核或知识产权模块的意思。著名的美国Dataquest咨询公司将半导体产业的IP定义为用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。分类：软IP、固IP和硬IP软IP是用VHDL等硬件描述语言描述的功能块，不涉及具体电路元件。它与普通的HDL设计十分相似。具有很大的灵活性和适应性。软IP的弱点是在一定程度上使后续工序无法适应整体设计，从而需要一定程度的软IP修正，在性能上也不可能获得全面的优化。第八页，共六十四页。固IP是完成了综合的功能块。它有较大的设计深度，以网表文件的形式提交客户使用。优点成功率高。缺点：只能库调用硬IP提供设计的最终阶段产品：掩膜。随着设计深度的提高，后续工序所需要做的事情就越少，当然，灵活性也就越小。IP库简介8051和ARM7、PowerPC等微处理器、320C30等数字信号处理器、MPEGII等数字信息压缩／解压器在内的大规模IC模块。曾是IC产品，曾广泛用来与其他功能器件一起，在PCB上构成系统主板。第九页，共六十四页。IP软IP固IP硬IP完成了综合的功能块提供设计的最终阶段产品：掩膜用HDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。第十页，共六十四页。IC生产厂(Foundry)扩大业务，提供精心设计并经过工艺验证的标准单元，吸引IC设计公司(Fabless，无生产线IC公司)成为他的客户，向客户提供相关的数据资料。IC设计师十分乐于使用成熟、优化的单元完成自己的设计，可提高效率，又可减少设计风险。一旦完成设计，自然必须到这家Foundry去做工艺流片，这就使Foundry达到了的目的。标准单元使用者与Foundry签订标准单元数据不扩散协议，无须交单元库的使用费，没直接获取IP的收益，扩大营业间接收到单元库的IP效益。IP的发展：1、初级阶段：免费使用，扩大营业第十一页，共六十四页。2、成为IC设计的一项独立技术，成为实现SoC设计的技术支撑以及ASIC设计方法学中的学科分支。从设计来源上说，单纯靠Foundry设计IP模块已远不能满足系统设计师的要求。IP库需要广开设计源头，汇纳优秀模块。不论出自谁家，只要是优化的设计，与同类模块相比达到芯片面积更小、运行速度更快、功率消耗更低、工艺容差更大，就自然会有人愿意花钱使用这个模块的“版权”，因此也就可以纳入IP库，成为IP的一员。第十二页，共六十四页。1、必须是为了易于重用而按嵌入式专门设计的。即使是已经被广...
