Verilog HDL介绍VIP免费

VerilogHDLVerilogHDL第一章Verilog简介第二章Verilog速成指南第三章Verilog语言要素第四章Verilog设计进阶第一章Verilog简介HDL主要类型是什么VerilogVerilog历史Verilog与VHDL的比较Verilog的主要能力HDL主要类型•VHDL“TellmehowyourcircuitshouldbehaveandIwillgiveyouthehardwarethatdoesthejob.”•VerilogHDLSimilartoVHDL•ABEL-HDL、AHDL（AlteraHDL）“TellmewhathardwareyouwantandIwillgiveittoyou”•硬件C语言：SystemC、Handle-C什么是Verilog•VerilogHDL是硬件描述语言的一种，用于数字电子系统设计。设计者可用它进行各种级别的逻辑设计，可用它进行数字逻辑系统的仿真验证、时序分析和逻辑综合。它是目前应用最广泛的一种硬件描述语言。设计中心Verilog历史VerilogHDL是在1983年，由GDA(GatewayDesignAutomation)公司的PhilMoorby首创的。PhilMoorby后来成为Verilog-XL的主要设计者和Cadence公司的第一个合伙人。在1984—1985年间，Moorby设计出了第一个关于Verilog-XL的仿真器。1989年，Cadence公司收购了GDA公司，VerilogHDL语言成为Cadence公司的私有财产。1990年，Cadence公司决定公开发表VerilogHDL语言，于是成立了OVI组织来负责VerilogHDL语言的发展。基于VerilogHDL的优越性，IEEE于1995年制定了VerilogHDL的IEEE标准，即IEEEstd1364—1995。Verilog与VHDL的比较•从推出过程来看，VHDL偏重于标准化的考虑，而VerilogHDL与EDA工具的结合更为紧密。VHDL是国际上第一个标准化的HDL语言（1987年IEEE-1076），是为了实现美国国防部VHSIC计划推出的VerilogHDL则是在EDA供应商Cadence扶持下针对EDA工具开发的HDL语言。Verilog与VHDL的比较（续）•VerilogHDL的编程风格比VHDL更加简洁明了、高效便捷。如果单纯从描述结构上考察，两者的代码之比约为1:3。•VerilogHDL也于1995年实现了标准化（IEEE-1364）。目前市场上所有的EDA工具都支持这两种语言。而在ASIC设计领域，VerilogHDL占有明显优势。Verilog的主要能力1.基本逻辑门：内置and、or、nand等2.创建的灵活性（组合逻辑、时序逻辑）3.开关级基本结构模型：内置pmos、nmos等4.端口到端口时延、路径时延、设计的时序检查Verilog的主要能力5.三种描述方式：行为描述、数据流、结构化6.提供两类数据类型：线网类型、寄存器类型7.能够描述多层次设计（结构描述）8.设计规模可大可小Verilog的主要能力（续）人机对话方便（设计者与EDA工具间交互）设计能在多个抽象级别上描述：开关级、门级、RTL(RegisterTransferLevel)级、算法级等能够使用内置开关级原语对设计完整建模Verilog的主要能力（续）人机对话方便（设计者与EDA工具间交互）设计能在多个抽象级别上描述：开关级、门级、RTL(RegisterTransferLevel)级、算法级等能够使用内置开关级原语对设计完整建模可以创建测试激励Testbench在行为级描述中能运用：RTL、结构、算法内置逻辑函数：如&（按位与）、|（按位或）高级语言结构：if语句、case语句、循环语句Verilog的主要能力（续）可以创建测试激励Testbench在行为级描述中能运用：RTL、结构、算法内置逻辑函数：如&（按位与）、|（按位或）高级语言结构：if语句、case语句、循环语句第二章Verilog速成指南Verilog主要参考书Verilog的基本描述单位:---module时延Verilog主要描述方式Verilog的仿真与测试Verilog主要参考书•《VerilogHDL硬件描述语言》（美）J.Bhasker著，徐振林等译，机械工业出版社，2000•《VerilogHDL数字系统设计及其应用》，袁俊泉等编著，西电出版社，2002•《硬件描述语言》(第四版)，PhilMoorby等著，刘明业等译，清华大学出版社，2001Verilog的基本描述单位modulemodule_name(port_list);portdeclarationsdatatypedeclarationscircuitfunctionalityendmodule注意：所有的关键字都小写。【例1】半加器的modulemoduleHalfAdder(A,B,sum,carry);inputA,B;outputsum,carry;assign#2sum=A^B;assign#5carry=A&B;endmodule•半加器sum=A⊕Bcarry=ABAcarrysumB关于时延assign#2sum=A^B;#2指2个时间单位时延可以细分为两种类型：1)语句间时延：语句执行的时延sum=(A^B)^Cin;#4T1=A&Ci...