FPGA开发流程及编程思想VIP免费

FPGA开发流程及编程思想简化的开发流程需求定义需求定义设计输入设计输入设计综合设计综合设计实现设计实现配置下载配置下载功能仿真功能仿真系统测试系统测试设计验证实际的开发流程需求定义需求定义设计输入设计输入设计综合设计综合设计实现设计实现配置下载配置下载综合结果分析综合结果分析实际电路验证实际电路验证静态时序分析静态时序分析时序仿真时序仿真系统整合验证系统整合验证功能仿真功能仿真需求定义需求决定设计“这个设计是做什么用的？”“要实现什么功能？”“有什么要注意的地方？”需求是容易发生变更的大师说过，没有哪个设计需求更改少于三次的，唯一一次只更改过两次需求的情况，是那个可怜的家伙在送第三次变更需求来的路上，被车给撞了。你不能决定需求是否发生变更，但你可以做到当需求更改时，你所需要做出的调整最小。设计输入原理图输入（对大型设计很少使用）硬件描述语言VerilogHDL，VHDLHDL语言是硬件描述语言，不是硬件设计语言用硬件电路设计思想来编写HDL先有鸡，还是先有蛋？always@(posedgeclk)if(!rst_n)a<=8’b0;elsea<=a+1’b1;？是因为，我们这样写了，a就会被综合成同步计数器；√还是因为，这样写a会被综合成同步计数器，我们才如上写。你知道它们会综合成什么？代码1：always@(posedgeclk)beginif(ce)b<={in,b[0:14]};endassignout<=b[15];代码2：reg[31:0]c[511:0];always@(posedgeclk)beginaddr_reg<=addr;if(we)c[addr]<=din;endassignout=c[addr_reg];设计综合软件开发工具Altera：QuartusIIXilinx：ISELattice：IspLever第三方Synplicity：SynplifyPro综合结果分析看看综合结果，了解你的代码消耗了多少reg、lut资源，综合估计频率多快，最差路径是哪条。尽量消除每一个warning，如果warning无法消除，请确认该warning于结果无害。有没有这种情况：代码A比代码B，速度更快、消耗资源更少、功能更强、运行更稳定？功能仿真仿真工具Altera：QuartusIIXilinx：ISELattice：IspLever第三方Monter：ModelSim仿真测试方法正确性测试又称功能测试，基本的方法是构造一些合理输入，检查是否得到期望的输出。容错性测试检查程序在异常条件下的行为。通常构造一些不合理的输入来引诱程序出错。容错性好的程序能确保系统不发生无法意料的事故。设计实现实现工具Altera：QuartusIIXilinx：ISELattice：IspLever静态时序分析观察StaticTimingAnalyse结果，原则上不允许出现时序违规。如果出现时序违规（1）调整实现选项（2）修改约束条件（3）修改代码拆分最差路径其中修改代码改掉最差路径是治本之法。下载调试内嵌式逻辑分析仪Altera：SignalTapXilinx：ChipScopeLattice：Reveal示波器示波器也是有力的调试工具。调试困境功能仿真，看不出错误用示波器点测，看不出错误用内嵌式逻辑分析仪捕获数据，看不出错误最终结果就是不对软件调试主要指通过功能仿真（ModelSim）查找问题实践证明，很多后期调试发现的问题，其实在仿真阶段就能发现，只是因为测试激励不完备，前期仿真没能暴露出来。硬件调试首先，请确认你的硬件工作正常通过示波器、内嵌式逻辑分析仪等工具获取波形或数据查找问题除了你对自己程序的了解，还需要熟悉所用FPGA的架构、资源等情况，还需要清楚外接芯片的接口时序，了解外围电路的分布。调试方法逐级跟踪如果不是最后一步出错，那就是最后一步的前一步出错；如果不是前一步出错，就是前一步的前一步出错，…，总之，有一步出错，找到那一步。使用多种工具不论是ModelSim、SignalTap、ChipScope、Reveal、示波器各有各的优缺点。在合适的地方，选用合适的工具。倒霉定律担心有理你所担心的地方，通常是错误发生的地方。你很确定的地方，通常很少发生错误，你不能很确定的地方，就难说了。人与机器与机器相比，人更容易犯错误。芯片没有正常工作，我们会怀疑芯片坏了，但大多数时候会发现是芯片没有配置对（程序原因），或者是有只管脚短路或虚焊了（还是人为）。不要C，要软件工程虽然VerilogHDL语法与C语言有些相似，但是有些...