电子工程学院ASIC专业实验报告班级：姓名：学号：班内序号：第一部分语言级仿真LAB1：简单的组合逻辑设计一、实验目的掌握基本组合逻辑电路的实现方法。二、实验原理本实验中描述的是一个可综合的二选一开关，它的功能是当sel=0时，给出out=a，否则给出结果out=b。在VerilogHDL中，描述组合逻辑时常使用assign结构。equal=(a==b)?1:0是一种在组合逻辑实现分支判断时常用的格式。parameter定义的size参数决定位宽。测试模块用于检测模块设计的是否正确，它给出模块的输入信号，观察模块的内部信号和输出信号。三、源代码mux.vmodulescale_mux(out,sel,b,a);parametersize=1;output[size-1:0]out;input[size-1:0]b,a;inputsel;assignout=(!sel)?a:(sel)?b:{size{1'bx}};endmodulemux_test.v`definewidth8`timescale1ns/1nsmodulemux_test;reg[`width:1]a,b;wire[`width:1]out;regsel;scale_mux#(`width)m1(.out(out),.sel(sel),.b(b),.a(a));initialbegin$monitor($stime,,"sel=%ba=%bb=%bout=%b",sel,a,b,out);$dumpvars(2,mux_test);sel=0;b={`width{1'b0}};a={`width{1'b1}};#5sel=0;b={`width{1'b1}};a={`width{1'b0}};#5sel=1;b={`width{1'b0}};a={`width{1'b1}};#5sel=1;b={`width{1'b1}};a={`width{1'b0}};#5$finish;endendmodule四、仿真结果与波形LAB2：简单时序逻辑电路的设计一、实验目的掌握基本时序逻辑电路的实现。二、实验原理在VerilogHDL中，相对于组合逻辑电路，时序逻辑电路也有规定的表述方式。在可综合的VerilogHDL模型中，我们常使用always块和@(posedgeclk)或@(negedgeclk)的结构来表述时序逻辑。在always块中，被赋值的信号都必须定义为reg型，这是由时序逻辑电路的特点所决定的对于reg型数据，如果未对它进行赋值，仿真工具会认为它是不定态。为了正确地观察到仿真结果，在可综合的模块中我们通常定义一个复位信号rst-，当它为低电平时对电路中的寄存器进行复位。三、源代码counter.v`timescale1ns/100psmodulecounter(cnt,clk,data,rst_,load);output[4:0]cnt;input[4:0]data;inputclk;inputrst_;inputload;reg[4:0]cnt;always@(posedgeclkornegedgerst_)if(!rst_)#1.2cnt<=0;elseif(load)cnt<=#3data;elsecnt<=#4cnt+1;endmodulecounter_test.v`timescale1ns/1nsmodulecounter_test;wire[4:0]cnt;reg[4:0]data;regrst_;regload;regclk;counterc1(.cnt(cnt),.clk(clk),.data(data),.rst_(rst_),.load(load));initialbeginclk=0;foreverbegin#10clk=1'b1;#10clk=1'b0;endendinitialbegin$timeformat(-9,1,"ns",9);$monitor("time=%t,data=%h,clk=%b,rst_=%b,load=%b,cnt=%b",$stime,data,clk,rst_,load,cnt);$dumpvars(2,counter_test);endtaskexpect;input[4:0]expects;if(cnt!==expects)begin$display("Attime%tcntis%bandshouldbe%b",$time,cnt,expects);$display("TESTFAILED");$finish;endendtaskinitialbegin@(negedgeclk){rst_,load,data}=7'b0_X_XXXXX;@(negedgeclk)expect(5'h00);{rst_,load,data}=7'b1_1_11101;@(negedgeclk)expect(5'h1D);{rst_,load,data}=7'b1_0_11101;repeat(5)@(negedgeclk);expect(5'h02);{rst_,load,data}=7'b1_1_11111;@(negedgeclk)expect(5'h1F);{rst_,load,data}=7'b0_X_XXXXX;@(negedgeclk)expect(5'h00);$display("TESTPASSED");$finish;endendmodule四、仿真结果与波形五、思考题该电路中，rst-是同步还是异步清零端？在counter.v的always块中reset没有等时钟，而是直接清零。所以是异步清零端。LAB3：简单时序逻辑电路的设计一、实验目的使用预定义的库元件来设计八位寄存器。二、实验原理八位寄存器中，每一位寄存器由一个二选一MUX和一个触发器dffr组成，当load=1，装载数据；当load=0，寄存器保持。对于处理重复的电路，可用数组条用的方式，使电路描述清晰、简洁。三、源代码clock.v`timescale1ns/1nsmoduleclock(clk);regclk;outputclk;initialbeginclk=0;foreverbegin#10clk=1'b1;#10clk=1'b0;endendendmodulemux及dffr模块调用代码muxmux7(.out(n1[7]),.sel(load),.b(data[7]),.a(out[7]));dffrdffr7(.q(o...
