数字电子技术题目第五章第五章时序逻辑电路一．填空题1.一个四位右移寄存器初态为0000，输入二进制数为D3D2D1D0=1011，经过个CP脉冲后寄存器状态变为Q3Q2Q1Q0=1100。2.某计数器的状态转换图如图1所示，该计数器是进制法计数器。3.数字电路按照是否有记忆功能通常可分为两类：、。4.一个四位右移移位寄存器初态为0000，输入二进制数为D3D2D1D0=1101，经过个CP脉冲后寄存器状态变为Q3Q2Q1Q0=1010。5.某计数器的状态转换图如图1所示，该计数器是进制法计数器。6.某计数器的状态转换图如图3所示，该计数器是进制法计数器。7．时序逻辑电路根据其有无统一的时钟信号分为和__________________________两类。二．选择题1.同步时序逻辑电路和异步时序逻辑电路比较，其差别在于前者（）。A.有触发器B.有统一的时钟脉冲控制C.有稳定状态D.输出只与内部状态有关2.在下列逻辑电路中，为时序逻辑电路的是（）。A.译码器B.编码器C.全加器D.计数器3.要构成一个六进制计数器，至少需要（）个触发器。A.3B.2C.6D.84.用触发器设计一个同步12进制的计数器所需要的触发器的数目是（）。此资料由网络收集而来，如有侵权请告知上传者立即删除。资料共分享，我们负责传递知识。A.2B.3C.4D.55.在下列逻辑电路中，是时序逻辑电路的是（）。A.译码器B.数据分配器C.全加器D.寄存器6.同步计数器是指()的计数器。A.由同类型的触发器构成B.各触发器时钟端连在一起，统一由系统时钟控制C.可用前级的输出做后级触发器的时钟D.可用后级的输出做前级触发器的时钟三．简答题&计算题1.分析图6所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，并说明该电路能否自启动。2.试利用同步计数器74LVC161设计七进制计数器。要求：采用置数法，写出设计过程，画出连接图。3.分析图6时序逻辑电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，并说明该电路功能。（13分）4.表2所示是同步四位二进制计数器74LVC161的功能表，图10是其逻辑符号。试利用同步计数器74LVC161设六进制计数器。要求：采用置数法，写出设计过程，画出连接图。表2输入输出清零预置使能时钟预置数据输入计数进位CEPCETCPD3D2D1D0Q3Q2Q1Q0TCL××××××××LLLLLHL××↑D3D2D1D0D3D2D1D0*HHL××××××保持*HH×L×××××保持LHHHH↑××××计数**表示只有当CET为高电平且计数器状态为HHHH时输出为高电平，其余均为低电平。5.分析图7所示时序逻辑电路逻辑功能，假设触发器的初始状态为0。要求：(1)求出逻辑方程、列出状态表、画出状态图；(2)检查电路能否自启动?图7答案一．填空题1.22.六，加3.组合电路，时序电路4.35.七，加6.八，加7.同步时序逻辑电路；异步时序逻辑电路二．此资料由网络收集而来，如有侵权请告知上传者立即删除。资料共分享，我们负责传递知识。选择题1.B2.D3.A4.C5.D6.B三．简答题&计算题1.解：（1）写出驱动方程（2）将驱动方程代入JK触发器的特性方程，求出电路的状态方程。⊙（3）根据状态方程和输出方程，求出电路的状态表。该电路没有输入信号，属于莫尔型时序电路，因此电路任意时刻的次态只取决于电路的初态。设电路的初态=000，可得状态如下表所示。状态表Y000001010011100101110001010011100000011010111001（4）根据状态表画出电路的状态图。根据状态表可以画出习题1的状态图如下图所示。101110111100011010001000（5）电路的逻辑功能。从状态转换图可以看出，该电路是一个五进制计数器。每经过5个时钟脉冲，电路的状态循环变化一次；且该电路可以自起动。2.解：74LVC161是四位二进制计数器，芯片具有同步置数功能，当时，在下一个时钟脉冲到来时，。下图为利用74LVC161采用置数法设计的七进制加法计数器。3.解：（1）了解电路组成。电路是由两个JK触发器组成的莫尔型同步时序电路。（2）写出下列各逻辑方程式：激励方程:J1=K1=1J2=K2=XÅQ1输出方程:Y=Q2Q1将激励方程代入JK触发器的特性方程得状态方程对FF1：对FF2：整理得：（3）列出其状态转换表，画出状态转换图和波形图状态表11100100X=1X=010/100/101/011/000/010/011/001/0状态图如下图...
