同步时序逻辑电路设计同步时序逻辑电路设计目的与要求：1.掌握同步时序电路的设计方法2.通过举例、做练习掌握方法。重点与难点：1.同步时序电路的状态设定、状态化简、状态分配2.同步时序电路设计中驱动方程的求解3.能否自启动的判断设计步骤：1．根据设计要求，设定状态，画出原始状态转换图。2．状态化简3．状态分配，列出状态转换编码表4．选择触发器的类型，求出状态方程、驱动方程、输出方程5．根据驱动方程和输出方程画逻辑图。6．检查电路有无自启动能力同步时序逻辑电路设计同步时序电路的设计是分析的逆过程。是根据对设计要求分析得到的状态图，设计出同步时序逻辑电路的过程。1.建立原始状态图原始状态图：直接从设计命题的文字描述得到的状态图。状态图和状态表能反映同步时序电路的逻辑功能，所以它是设计同步时序电路的依据。建立原始状态图的步骤：假定一个初态S0。从S0出发，每加入一个要记忆的输入信号，就用其次态“记忆”，并标出相应的输出值。（该次态可能是S0本身，也可能是另一个已有的状态，也可能是新增的状态。）重复直到没有新的状态出现，并且从每个状态出发，输入的各种可能取值引起的状态转移一一考虑。例1.按下图作出101序列检测器的Mealy型原始状态图和状态表。（当输入序列出现101时，输出Z=1，否则Z=0）解：电路必须记住1、10、101三种输入情况，因此把需要记忆的每一种输入情况与电路的一个状态相对应。假定电路的初始状态为S0：1）输入X=1，电路状态由S0转移到S1，输出Z=0；2）再输入X=0，电路状态由S1转移到S2，输出Z=0；3）接着输入X=1，电路状态由S2转移到S3，输出Z=1。由此可得部分状态图。(只考虑了输入“101”的情况，实际上当电路处于某一状态时，输入X可能为1，也可能为0。因此这个状态图是不完整的，称部分原始状态图。)110110114）由部分原始状态图，对每个状态进行分析得到完整的原始状态图，根据原始状态图可得到原始状态表。当电路处于初始状态S0，若输入为0，电路应停留在S0，因为“101”序列不是从0开始。当电路处于S1态时（已经收到1序列），若输入为1，状态应保持S1，因为它可能是下一个“101”的开始。当电路处于S2态时（已经收到10序列），若输入为0，则不是要检测的序列，电路返回到S0态，准备重新开始检测101序列。当电路处于S3态时（已经收到101序列），若输入为1，则可能是另一个101的开始，应转移到S1态；若输入为0，从给定的典型输入输出序列看，输入序列101中最后的“1”可能是新的101序列中的第一个1，因此状态应从S3转移到S2，而不是转移到S0。通过上述分析，就可得到完整的原始状态图。原始状态图的画法举例例1、某序列检测器有一个输入端X和一个输出端Z。输入端X输入一串随机的二进制代码，当输入序列中出现011时，输出Z产生一个1输出，平时Z输出0。试做出该序列检测器的原始状态图。（mealy型实现）S0S1S2S31/00/01/11/00/00/01/00/0完全确定状态表：状态表中的次态和输出都有确定状态和确定的输出值。例2、设计一个用于引爆控制的同步时序电路，该电路有一个输入端X和一个输出端Z。平时输入X始终为0，一旦需要引爆，则从X连续输入4个1信号（不被0间断），电路收到第4个1后在输出端Z产生一个1信号点火引爆，该电路连同引爆装置一起被炸毁。试建立该电路的mealy型状态图。S0S1S2S31/01/01/01/1d不完全确定状态表：存在任意项的状态表。一般情况下，不要求在状态图中标出任意项，这些不可能出现的情况是隐含的。或者说，在状态图中，凡没有表示的情况都是不可能出现的，因此状态图不分完全确定状态图和不完全确定状态图。在完整的原始状态图和状态表中，状态的数目可能有冗余。因此需要进行状态化简。2.状态化简从原始状态表中消去冗余状态，得到最小化状态表的过程。即使状态表不仅能表征逻辑命题的全部要求，且状态数又最少。1）完全确定状态表的化简（建立在“状态等效”的概念上）等效状态：对所有可能的输入序列，分别从状态S1和S2出发，所得到的输出响应序列完全相同，则S1、S2等效，或称S1、S2是等效对，记作(S1，S2)。等效状态可以合并。等效状态的传递性：若(S1，S2)、(S2，S3),则(S...
