简易数字计时器实验报告VIP免费

数字电子技术仿真报告 题 目： 时分计时数字钟 院 系： 控制与计算机工程学院 班 级： 学 号： 学生姓名： ** 一、目的与要求 1．熟练运用 Mu ltisim 进行数字电路的仿真实验； 2．制作一个能显示时、分、秒的数字时钟； 3．熟悉各元件的性能和设置元件的参数； 二、设计思路 1．电路结构图： 数字时钟主要由两个最基本的部分组成，一是时钟信号发生器。而是时、分、秒的计数器。一下是数字钟的结构框图。 2．电路原理： ⑴时钟信号发生器 数码 显数码 显数码 显秒计时分计时时计时1Hz 脉冲发生器 时钟信号发生器是由集成电路定时器555 与RC 组成的多谐振荡器构成，通过设置合适的R1、R2和C 值可以将输出频率调整为1Hz。 在精度要求相对不高的情况下，多谐振荡器的振荡频率可由下式估算： f0=1/(0.69*(R1+2R2)*C) 那么，当R1=R2=10k，C=47μF。 ⑵秒计时电路 秒计时器是一个 60 进制的计数器，配上标准时钟信号就可以实现指示了。中规模集成芯片 74LS160 为十进制的加法计数器，其功能表如下： CLK RD’ LD’ EP ET 逻辑功能 X 0 X X X 预置数（同步） ↑ 1 0 1 1 保持 X 1 1 0 1 保持 X 1 1 X 0 保持 ↑ 1 1 1 1 计数 由上表可知当RD'=0 时计数器为全零状态。因清零不需与时钟脉冲 CP 同步作用，因此称为异步清零。当清零端 RD'=1 时，使能端 EP=ET=1 时，预置控制端 LD'=0，电路可实现同步预置数功能。当RD'=LD'=1 时只要EP 与ET 中的一个为0，即封锁了四个触发器的J、K 端使其全为0 此时无 CP 脉冲，各触发器状态保持不变。当LD'=RD'=EP=ET=1 时电路可实现十进制加法计数功能。因此，采 用两片74LS160 芯片级联，首先构成100 进制的计数器，再通过适当的与非门改造成60 进制的计数器即可。 ⑶分计时电路 分计时电路与秒计时电路完全相同，知识分计时电路的脉冲信号由秒计时电路的进位脉冲给出。 ⑷时计时电路 时计时电路由 24 进制的计数器构成，做法与秒计时电路相同，进位脉冲由分计时电路给出。 ⑸数码显示 各 74LS160 芯片输出端分别连接 BCD8421 数码显示管即可显示当前计数状态。 ⑹电路原理图（见附录） 三、总结或结论 1.总结 设计心得体会：在此次设计过程中我有以下两点总结：第一，我对设计电路的步骤有了更深的了解设计电路分为以下几步首先清楚电路需要实现的功能，然后是通过什么电路来实现这些功能，最后...