SystemVerilog Tutorials 下面的手册会帮助你了解一些SystemVerilog 中最重要的新特点。手册还提供了一些代码样本和例子使你可以对语言有更好"感觉"。这些辅导假设你们已经了解了一些Verilog 语言。如果没有,你可以先去看看Verilog 设计者指南(Verilog Designer’s Guide)。 * Data types * RTL design * Interfaces * Clocking * Assertion-based verification * Classes * Testbench automation and constraints * The Direct Programming Interface (DPI) SystemVerilog 的数据类型 这个手册将描述 Systemverilog 新引进的数据类型。他们大多数都是可以综合的，并且可以使RTL 级描述更易于理解和书写。 整型和实型 SystemVerilog 引进了几种新的数据类型。C 语言程序员会熟悉其中的大多数。引进新的数据类型构思是这样的，如果C 语言和SystemVerilog 有相同的数据类型可以使C 语言算法模型更容易的转化为 SystemVerilog 模型。 Verilog 的变量类型有四态：既是 0，1，X，Z。SystemVerilog 引进了新的两态数据类型，每一位只可以是 0 或是 1。当你不需要使用的X 和Z 值时，譬如在写 Testbench 和做为 for 语句的循环变量。使用两态变量的RTL 级模型，可以使模拟器更有效率。并且使用得当的话将不会对综合结果产生影响。 二态整型 类型 描述 例子 Bit user-defined size bit [3:0] a_nibble; Byte 8 bits, unsigned byte a, b; Shortint 16 bits, signed shortint c, d; Int 32 bits, signed int i,j; Longint 64 bits, signed longint lword; 注意到和C 语言不一样，SystemVerilog 指定了一些固定宽度的类型。 四态整型 类型 描述 例子 Reg user-defined size reg [7:0] a_byte; Logic identical to reg in every way logic [7:0] a_byte; Integer 32 bits, signed integer i, j, k; logic 是一种比 reg 型更好的类型，他更加的完善。我们将会看到你可以在过去 verilog hdl中用 reg 型或是 wire 型的地方用 logic 型来代替。 非整数类型 类型 描述 例子 Time 64-bit unsigned time now; Shortreal like float in C shortreal f; Real like double in C double g; Realtime identical to real realtime now; 数组 在 Verilog-1995 中，你可以定义标量或是矢量...
