常用时序分析SDCVIP专享VIP免费

常用时序分析SDC 命令参考 （一） 1. Define design environment 1.1. Set_operating_conditions 1.2. Set_wire_load_model 1.3. Set_driving_cell 1.4. Set_load 1.5. Set_fanout_load 1.6. Set_min_library 2. Set design constraints 2.1. Design rule constraints 2.1.1. Set_max_transition 2.1.2. Set_max_fanout 2.1.3. Set_max_capacitance 2.2. Design optimization constraints 2.2.1. Create_clock 2.2.2. create_generated_clock 2.2.3. Set_clock_latency 2.2.4. Set_propagated_clock 2.2.5. Set_clock_uncertainty 2.2.6. Set_input_delay 2.2.7. Set_output_delay 2.2.8. Set_max_area 3. Other commands 3.1. set_clock_groups 3.2. set_false_path 3.3. set_case_analysis 3.4. set_max_delay 1. Do not exist in timing fix sdc file: 1.1. Set_max_area 1.2. set_operation_conditions 1.3. set_wire_load_model 1.4. set_ideal_* 2. Must be placed in timing fix sdc file: 2.1. Set_clock_uncertainty, 2.2. set_max_transition 2.3. set_propagated_clock set_operating_conditions 定义当前设计的控制条件 语法： Int set_operating_conditions [-analysis_type bc_wc | on_chip_variation] [-min min_condition] [-max max_condition] [-min_library min_lib] [-max_library max_lib] [-min_phys min_proc] [-max_phys max_proc] [-library lib] [-object_list objects] [condition] 数据类型： min_condition 列表 max_conditon 列表 objects 列表 condition 列表 参数： -analysis_type bc_wc | on_chip_variation 设定分析的类型。两个选项只能选择其中一个。使用 bc_wc 或 on_chip_variation 切换设计到 min_max 模式。bc_wc 值设定最小（快）最大（慢）控制条件是两个极端的控制条件。在 bc_wc 分析，用最大的控制条件分析SETUP，用最小控制条件分析HOLD。 on_chip_variation 分析分别有最小和最大控制条件表示片上最大偏差的上下限。对所有最大延迟的路径运用最大控制条件，对所有最小延迟的路径运用最小控制条件。 -min min_condition 指定用于最小延迟分析的控制条件。如果没有指定，工具默认使用最大控制条件。-min必须与-max 同时使用。 -max ma...