试验一用VHDL语言的设计组合逻辑电路

实验一用 VHDL 语言设计组合逻辑电路一、实验目的： 掌握用 VHDL 语言设计组合逻辑电路的方法。熟悉QuartusⅡ的操作。二、实验仪器： PC 机一台三、实验内容：1. 用 VHDL 语言设计 4 选 1 数据选择器。2. 用文本输入法输入3. 建立工程，编译，改错，直至编译通过4. 仿真，验证所设计电路的正确性四、操作步骤：1、 在所使用的计算机数据盘里建立自己的文件夹2、 打开 QuartusII 3、 单击工具栏中的 new，在出现的对话框中选择VHDL File ，点击 OK 。4、 输入设计程序。输入结束后， 将程序保存在自己的文件夹中。注意：存盘的 文件名应该跟实体名相同 。5、 创建工程。创建工程有两种方法：第一种方法是在保存文件后出现的对话框中点击‘是’，按提示进行操作；第二种方法是在出现的对话框点击‘否’ 。第一种方法的具体过程：点击‘是’，出项下面的框点击‘ Next’，出项不需要任何修改，继续点击‘Next’，出项继续点击‘ Next’，在后面出现的框图中继续点击‘Next’，直到没有‘ Next’选项，点击‘ Finish’，这样就完成工程的创建。第二种方法的具体过程：点击‘否’此时要创建工程，点击菜单File 下的 “New Preject Wizard”。出现框图：点击‘ Next’，出项点击最上一行右边的，寻找你的文件所在的文件夹，点击要创建工程的文件名，点击打开（或双击要创建工程的文件名），出现项目名称和文件名称相同。点击‘Next’，出现点击，在出现的对话框点击文件名，点击‘打开’，出现点击右边的‘ add’，出现点击‘ Next’，在后面出现的框图中继续点击‘Next’，直到没有‘ Next’选项，点击‘ Finish’，这样就完成工程的创建。6、 观察 QUARTUS 界面点击箭头所指图标，观察箭头上方的变化，点击+号，双击出项的文件7、 全程编译。点击箭头所指图标，开始全程编译。如果有错误，编译会自动停止，出现点击确定， 按提示到文件中修改错误， 保存文件， 继续点击全程编译的图标，如还有错误，继续上面的步骤。如没有错误，会自动完成编译点击‘确定’。8、 时序仿真从仿真结果说明电路的功能。单击 new，在出现的对话框中选择第二个标签“Other Files”，选择 Vector Waveform File，点击 OK。选择菜单 View 下“Utility Windows”中的“ Node Finder”，出现“ Node Finder”对话框。 “Node Finder”对话框中，上面中间的“ Filter”右边下拉列表框中选择“ Pins：al...