试验一：设计输入与门级结构建模仿真

实验一： 设计输入与门级结构建模仿真一、实验目的：1、掌握简单门级结构建模电路的设计方法。2、初步掌握 ModelSim6.0 软件的基本操作与应用。3、初步了解 verilog 建模仿真的设计全过程。二、实验设备：PC 机一台ModelSim6.0 开发软件三、试验要求：设计输入（2 学时）学习使用 ModelSim6.0 设计软件。 学习文本编辑器使用， 掌握文本编辑器的输入方法，完成本讲实例门级2 选 1 多路选择器结构建模的输入和门级2 位全加器器结构建模的输入，并完成仿真。四、实验步骤：ModelSim6.0 设计输入ModelSim6.0以下内容为程序代码 :门级结构描述的2 选1MUX module user_mux(out,a,b,sel); output out; input a,b,sel; not (sel_,sel); and (a1,a,sel_), (a2,b,sel); or (out,a1,a2); endmodule2 选 1 多路选择器的仿真`timescale 1ns/1ns module mux_tp; reg a,b,sel; wire out;user_mux m1(out,a,b,sel); //调用待测试模块initial begin a=1'b0; b=1'b0; sel=1'b0; #5 sel=1'b1; #5 a=1'b1; sel=1'b0; #5 sel=1'b1; #5 a=1'b0; b=1'b1; sel=1'b0; #5 sel=1'b1; #5 a=1'b1; b=1'b1; sel=1'b0; #5 sel=1'b1; end initial $monitor($time,,,"a=%b b=%b sel=%b out=%b",a,b,sel,out); endmodule第一步：建立新设计项目1）、双击桌面上 ModelSim6.0 的图标，启动 ModelSim6.0 软件。2）、通过 File => New Project⋯菜单命令启动新项目， 建立新项目名称 new_sim。3）、在随后弹出的对话框，可以新建或者加入文件到项目中。4）、依照前面给出的代码，建立verilog 模块文件和仿真文件user_mux.v 和mux_tp.v。然后分别右键选中，在弹出菜单中选择编译两个文件。5）、编译成功信息如图所示。6）、然后选择文件 mux_tp.v，点击仿真键进行仿真。7）、在这一步，在 work 名称下选择我们编译通过的设计实体。8）、点击 run all 按钮，进行仿真9）、输出仿真结果10)、显示输出波形，可以选择菜单wave->signals in design菜单项目，如下图所示。11）、出现如下窗口12）、点击 run 快捷按钮，输出仿真结果以及波形，如图13）、展开多级左边信号，并放大波形显示，如图所示14）、检查输出结果与所设计功能模块所预想的结果是否一致，如果不一致则更改设计模块中的对应语句。五、试验报告（1）依照上述步骤写出4 选 1 多路选择器的模块代码，并对其进行仿真得出仿...