FPGA后仿真流程

Xilinx FPGA 仿真流程 版本：1.0 （本流程是基于设计代码已完成） 电路设计的各个阶段都与仿真紧密联系在一起的，可以分为以下几个阶段的仿真： 1． 行为级：用于验证电路框架及算法的正确性； 2． RTL 级（寄存器传输级）：可以验证功能正确性，一般称为前仿真； 3． 门级：综合出门级网表之后，网表中加入了门的延时信息，仿真结果更接近于真实情况； 4． 后仿真：布局布线后，可以将连线延时加入到网表中，此时可以验证电路的时序是否正确； 实际上我们在编写设计代码时，一般从是RTL 级开始。RTL 级仿真通过，然后直接进入后仿真。只要后仿真通过了，我们就认为设计代码通过验证，可以下载到FPGA 里。所以我们需要仿真的只有 RTL 级和后仿真就行了！ 一．RTL 级仿真步骤： 1．打开ModelSim，新建一个project，如图 1.1 图 1.1 得到 Creata Project 的弹出窗口，如图 1.2 所示。在 Project Name 栏中填写你的项目名字。Project Location 是你的工作目录，你可通过 Brose 按钮来选择或改变。Ddfault Library Name 可以采用工具默认的 work 库。（推存，此库包括一个特殊的文件_info） 图1.2 2．给工程加入文件：ModelSim 会自动弹出 Add Items to the project 窗口，如图 1.3 所示。选择 Add Exsiting File 后，根据相应提示将文件加到该 Project 中。 图1.3 出现图1.4 图1.4 点击 Browse，出现 添加你所要的.v 文件，出现。 当然也可以这样添加你所要的.v 文件， 3．编译：编译（包括源代码和库文件的编译）。编译可点击 ComlileComlile All 来完成。 也可以这样编译文件 编译成功后，所有的文件后会打勾。 5． 装载文件：如图 2.5 所示， 出现，选中你的test文件，点击 OK 6．开始仿真，添加波形图 点击 ru n all 出现波形 二．后仿真步骤： 1．启动ISE 的Project Navigator，然后新建一个project。点击 File->New Project，出现 然后选择器件和综合工具，注意选择适当的Generated Simu lation Langu age 点击下一步，直到完成 2．添加文件 3 ．开始综合 4．综合通过后，准备生成布局布线后的SDF文件 6． 再运行ModelSim 之前，首先把glbl.v文件（网表文件）复制到的ISE 工程所在文件夹里，和你的代码放在一起。glbl.v文件所在路径为： 复制到 7．运行ModelSim，加入相应的后仿真库，有以下3 个： Unisim：仅仅用来做功能仿...