一、综合的概念 用 verilog 或者 vhdl 设计电路，需要将语言描述转换为电路图描述，即用芯片制造商提供的基本电路单元（综合库）实现我们用硬件描述语言（verilog 或 vhdl）描述的（RTL 级）电路的功能，这个过程就称为综合。 1. 综合的步骤 转译（Translation）：读入电路的 RTL 级描述，将语言转译成每条语句所对应的功能块以及功能块之间的拓扑结构，这一过程的结果是在综合器内部生成电路的布尔函数的表达，不做任何的逻辑重组和优化。 优化（optimization）：基于所施加的一定时序和面积的约束条件，综合器按照一定的算法对转译结果作逻辑重组和优化。 映射（mapping）：根据所施加的一定的时序和面积的约束条件，综合器从目标工艺库（Target Technology）中搜索符合条件的单元来构成实际电路。 由芯片制造商（Foundry）提供的工艺库，是一系列的基本单元，如与非、或非、反相器、锁存器、触发器、选择器等等。对这些单元的电气可以进行描述，例如：单元的面积、输入电容。输出端的驱动能力、单元的逻辑能力、单元的时序等等。综合的目标就是用工艺库文件提供的这些单元来实现用 RTL 代码描述的逻辑功能，并满足设计者提出的面积和时序要求。 2. 对设计者的要求 一个合格的设计者，应该能够在自己脑子里再现“转译”这个过程，即清楚自己用 HDL语言所构造的电路结构是什么样子的。写代码时，请时刻记住三个准则： “think hardware”：要时刻想着代码所描述的电路结构，熟悉不同代码的结构，清楚通过综合能获得怎样的硬件实现，这个是芯片设计者所必须具备的素质。同时必须记住，综合器无法帮助用户实现功能，无法做算法或功能的优化，而只能够在已有功能的基础上按照用户的要求选择较优的实现。 “think synchronous”：要时刻关心电路的同步问题。同步电路设计的有点在于系统中信号流的可预见性，因此避免了诸如时序设定和实现上的困难。在综合时，如果将同步或一部时序设计混合在一起，采用同样的约束条件，有可能导致最后的结果和预期的不一致，因此为确保综合前后的设计在功能上的一致，设计中应尽可能使用同步电路，或者将设计中同步的部分和异步的部分分成不同的模块，采用不同的综合方法。此外，一个大的设计可能存在两个或者两个以上的时钟，最好将不同的时钟域（clock domain）划分为不同的模块，便于简化综合时时序约定的设定。 “think RTL”：要清楚寄存器构造、电路拓扑及寄存器之间...
