第 1 页 共 1 页 JTAG 电路设计规范(V 1.0) 深圳市金鹏飞科技发展有限公司 第 2 页 共 2 页 前 言 本技术设计规范根据国家标准和原邮电部标准以及国际标准IEEE STD 1149.1 系列标准编制而成。 第 3 页 共 3 页 1、目的 目前，使用的芯片中越来越多的CPU、EPLD、FPGA、DSP以及一些专用芯片（如 ATM 层专用芯片）等提供符合 IEEE 1149.1 的 JTAG 测试口，但很多设计人员不了解 JTAG，对 JTAG口的处理较为随意。JTAG 电路的设计没有引起设计人员足够的重视，是较易被忽视的一个环节，这种忽视给产品埋下了不稳定的隐患，甚至导致了严重的问题（参见附录：JTAG 使用案例），极大地影响了产品的稳定和竞争力的提高。 本规范基于统一设计人员对JTAG电路的认识，尽可能统一公司产品中JTAG的电路设计，提高产品的可靠性、稳定性，增强核心设计的竞争力。 2、范围 本规范适用于产品中所有具有符合IEEE Std 1149.1规范设计的JTAG器件的应用设计，可用于指导JTAG的应用设计、开发、中试、生产。 3、定义 JTAG：Joint Test Action Group，联合测试行动组合； TAP：Test Access Port，测试存取通道； TCK：Test ClocK input ，测试时钟输入； TMS：Test Mode Select input，测试模式输入，在TCK 的上升沿取样，具有内部上拉； TDI：Test Data Input，测试数据输入，在TCK 的上升沿取样，具有内部上拉； TDO：Test Data Output，测试数据输出，三态，TCK 下降沿时改变 并 被驱 动输出； TRST：Test ReSeT input，异 步 复 位 TAP控 制 器为Test-Logic-Reset状 态，具有内部上拉，低 有效 ，不能用于初 始 化 芯片内系 统逻 辑 。 4、JTAG功 能介 绍 符合IEEE STD 1149.1 的JTAG测试口，是芯片制 造 商 为开发者 预 留 的在线 仿 真 口，同 时也 是边 缘 扫 描 测试技 术 的一种应用。 边 缘 扫 描 测试的基本思 想 是在靠近 器件的每 一个输入/输出（I/O）管 脚 处增加 一个移 位寄 存器单 元 和锁 存器单 元 ，在测试期 间 ，这些寄 存器单 元 用于控 制 输入管 脚 的状 态，并 读 出输出管 脚 的状 态，利 用这种思 想 进 行测试。在正 常 工 作 期 间 ，这些附加 的移 位 寄 存器单 元 不影响电路的工 作 。JTAG内部结 构 图 如图 1（黄 色 的是移 位 寄 存器,天 蓝 的...
