用SpectreVerilog 进行模数混仿，以Sigma-Delta ADC 为例 loghere loghere@126.com SpectreVerilog 模数混仿, 模拟部分用Spectre, 数字部分用Verilog-XL. 所以还需要安装 Cadence LDV 软件, 其内含Verilog-XL 仿真器. 这里以自行设计的二阶全差分Sigma-Delta ADC 为例, 详细介绍用SpectreVerilog 的仿真过 程. 所用工艺库为TSMC 0.18u ，电源电压：1.8V. 1. 准备 Sigma-Delta ADC 分模拟和数字部分两块, 其中模拟部分为调制器, 数字部分为数字滤波器 . 如下图. 其中ou t 为调制器的输出, 这里是 1 位 0，1 数据流. 数字滤波器为Verilog RTL 级 代码. Schematic： Symbol： Verilog Code： module DigitalFilter (in2out, out, clk, clr, in); output in2out; output [`wordsize-1:0] out; input clk; input clr; input in; reg in2out; wire clk_half1, clk_half2; …… Endmodule 同时为了直观的观看输出结果，因此把输出的数字字转化为模拟量，这里用Verilog-A 做一 个理想的DA 转换器。 因此最好事先用Spectre 仿真模拟部分, 用ModelSim 或 Verilog-XL 等仿真数字部分. 这里假 定我们已有: 1) 模拟部分的原理图(包括 Symbol); 2) 数字部分的Verilog 代码,DigitalFilter.v, 模块名:DigitalFilter(in2out,out,clk, clr,in); 3) 数字部分的TestBench 代码, DigitalFilter_TB.v, 模块名: DigitalFilter_TB. 下图为最终的系统图： 2. 创建数字模块的Symbol 1) 新建一个 Cell, View Name 为 symbol, Tool: Composer-Symbol. 2) 画 Symbol. 简单地, 画一个矩形框, 添加几个 Lable, 然后添加 Pin. 3) 添加 Pin. 左边输入, 右边输出. 对于多位的pin 可以用如 out<7:0>的样式作为 pin 的名字. 注意: 与模拟部分相连的多位 Pin 最好不要用一个 pin, 而要用多个. 如下图. 4) 创建对应的Verilog 文件. 在symbol 编辑器中, Design 菜单->CreatCellView->From CellView. 会弹出的对话框, Tool/Data Type 一栏选择 Verilog-Editor, 则 To View Name 会变为functional. 点击OK, 会弹出错误对话框, 点No. 自动弹出VI 编辑器, 可以看到已经生成Verilog 代码的空壳. 代码文件的路径在VI 编辑器的标题栏上. 下面要做的就是把我们的数字模块(不是TestBench)的 代码填进去. 如果不想用VI ...
