百秒内任意设置倒计时秒表,Verilog编程,basys2开发板

DDPP 课程设计 0~99 秒可设置倒计时器的简单设计与实现 本设计基于Xilinx ISE Design Suite 13.2 软件开发平台和其综合工具进行0~99 秒可设置倒计时器数字电路的功能设计，在FPGA BSSYS2 开发板上来完成设计的测试和实现。 I、总体 RTL SCHEMATIC： 端口说明： CLK_IN 为 50MHZ 时钟输入； PAUSE 计时暂停； RESET 计时重置； S1，S0 为重置时设置的倒计时的高位和次高位的起始值； QA_OUT 连接到数码管阳极； QC_OUT 连接到八段数码管（含小数点）阴极； 图 1 RTL SCHEMATIC 整体图 图 2 RTL SCHEMATIC 细节图 II、源程序 1）主模块顶层程序 top.v： module top(CLK_IN,RESET,PAUSE,S1,S0,QC_OUT,QA_OUT); input CLK_IN,RESET,PAUSE; input [3:0] S1,S0; output [7:0] QC_OUT; output [3:0] QA_OUT; wire CLK_OUT; wire CLK2_OUT; wire [3:0] Q1,Q2,Q3,Q4; wire [7:0] Q1_OUT,Q2_OUT,Q3_OUT,Q4_OUT; frediv f1(CLK_OUT,CLK2_OUT,CLK_IN); source_counter_1 c1(Q1,Q2,Q3,Q4,CLK_OUT,RESET,PAUSE,S1,S0); display d1(Q1_OUT,Q1); display2 d2(Q2_OUT,Q2); display d3(Q3_OUT,Q3); display d4(Q4_OUT,Q4); coordination o1(QC_OUT,QA_OUT,Q1_OUT,Q2_OUT,Q3_OUT,Q4_OUT,CLK2_OUT); endmodule 2）分模块具体程序 1、分频模块 frediv.v module frediv(CLK_OUT,CLK2_OUT,CLK_IN); output CLK_OUT,CLK2_OUT; input CLK_IN; //50MHZ 输入 reg [18:0] cn; //19 位计数器 wire CLK_OUT; wire CLK2_OUT; initial begin cn=0; end always @(posedge CLK_IN) begin if(cn==499999) begin cn<=0; end else cn<=cn+19'd1; end assign CLK_OUT=cn[18]; //输出 100HZ，作为四位数码管赋值模块时钟输入 assign CLK2_OUT=cn[15]; //输出 800HZ，作为数码管扫描频率 endmodule 2、对四位数码管赋值模块 source_counter_1.v module source_counter_1(Q1,Q2,Q3,Q4,CLK,RESET,PAUSE,S1,S0); input CLK,RESET,PAUSE; input [3:0] S1,S0; output [3:0] Q1,Q2,Q3,Q4; reg [3:0] Q1,Q2,Q3,Q4; reg [3:0] N,M; always @(posedge CLK ) begin case (S1) 4'd0: N=4'd0;4'd1: N=4'd1;4'd2: N=4'd2;4'd3: N=4'd3;4'd4: N=4'd4; 4'd5: N=4'd5;4'd6: N=4'd6;4'd7: N=4'd7;4'd8: N=4'd8;4'd9: N=4'd9; default...