(完整word版)2对4译码器VHDL实验报告VIP免费

通信与信息工程学院2012/2013学年第二学期软件设计实验报告模块名称二对四译码器专业电子信息工程学生班级B100109学生学号学生姓名指导教师梅中辉、王奇、周晓燕、孔凡坤实验目的：本软件设计的目的和任务：1.使学生全面了解如何应用该硬件描述语言进行高速集成电路设计；2.通过软件使用、设计与仿真环节使学生熟悉EDA-VHDL开发环境；3.通过对基本题、综合题的设计实践，使学生掌握硬件系统设计方法（自底向上或自顶向下），熟悉VHDL语言三种设计风格，并且培养学生应用VHDL语言解决实际问题的能力。实验设备：1：微型计算机2：quartusII开发软件实验课题：2对4译码器实验描述：设计一个2对4译码器（输入：AB输出：Y3Y2Y1Y0），真值表如图：一：实验目的1：能了解组合逻辑中译码器电路的设计原理。2：能利用CPLD数字发展实验系统设计一个二对四译码器。3：能自行验证所设计电路的正确性。二：实验内容及要求设计一个2-4译码器，并验证输出数值的正确性。三：实验器材1.软件：Altera公司的Quartus||软件。ABY3Y2Y1Y00001101111101101101101112.芯片：Altera公司的EP2C8T144C8。1）、选择BlockDiagran/SchenaticFile，单击OK按钮，打开图形2）、进入原理图编辑页面如下：导入逻辑门电路符号、输入/输出符号，用导线连接各逻辑单元如下：工程建立与编译建立工程：在D盘建立test文件夹，进入quartusII7.2主界面，新建编辑代码页面，选择VHDLfile，点击OK代码输完后存盘，文件名必需为test8（文件名必须与实体名一致），目录为，按project菜单下setastop-levelentity命令。按开始分析与综合按钮（startanalysis&synthesis），出现综合成功对话框。按开始编译按钮（startcompilation）出现如下对话框，表示编译成功完成。波形文件建立：按图标或用file菜单下的new⋯命令，弹出如下对话框：选择othersfiles中的vectorwaveformfile后按ok,出现如下界面：按nodefinder⋯按钮后出现下图对话框，按list按钮后如下所示：按按钮后按按钮完成引脚添加。在波形图中用鼠标单击clk引脚，如下图：加入时钟控制信号A0与A1，A0时钟信号周期设置为200ns，A1时钟信号周期设置为100ns，整个波形仿真时间设置为1us，波形矢量文件建立完成并保存按仿真按钮等待仿真完成，缩小波形图如下结果分析：当输入=00，输出=1110；当输入=01时，输出=1101,；当输入=10时，输出=1101,；当输入=11时，输出=0111。仿真结果与理论分析符合，仿真成功。心得体会：在这次实验中，使我进一步了解了VHDL对时序器件功能和逻辑行为描述所具有的特点，也认识到了VHDL电路系统行为描述的强大功能。通过二对四译码器的VHDL描述分析，让我掌握了时序电路描述的一般规律和设计方法，并对Max-plusII软件的使用更加地熟练。觉得这个实验并不是想象的那样困难，所用到的知识点都比较基础，只是平时对这些知识点理解得还不够透彻，不能灵活的运用他们。只有到自己设计实验解决问题的时候，才会进一步领悟其中的精华，才会想到把这些零散的东西结合到一起，使他们发挥各自的作用，组成一个系统，实现一定的功能。我想只有经历了从不会到会，从零散到系统，真正做出了一点东西来后，才能真正掌握一些知识。没有经历一个实践运用、解决问题的过程，能力就难以提高。所以说，这个试验做完后，我收获到的不仅仅是一些VHDL技术方面的知识，更重要的是对这门课程有了一些自己的感受：能力是在思考和实践中得到提高的。通过这两周VHDL实验课程的学习，我掌握了一些新的知识，并且对以前所学习的模拟电路、数字电路等课程有了更深刻的理解，看着自己做出来的东西，很有成就感，更重要的是扩展了自己的眼界，看到很多同学做出的优秀作品，给我很大的动力，希望自己再接再厉，更上一层楼！实验程序附录：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYtest9ISPORT(a:INSTD_LOGIC_VECTOR(1DOWNTO0);s:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDtest9;ARCHITECTUREBehavioralOFtest9ISBEGINprocess(a)BEGINCASEaISwhen"00"=>s<="1110";when"01"=>s<="1101";when"10"=>s<="1011";when"11"=>s<="0111";WHENothers=>s<="0000";ENDCASE;ENDPROCESS;ENDBehavioral;