基于HDL十进制计数、显示系统的设计VIP专享VIP免费

****大学实验报告课程名称：FPGA技术实验名称：基于原理图的十进制计数器设计姓名：*****学号:*****班级：电子1202指导教师：***********大学****学院制实验二基于HDL十进制计数、显示系统设计一、实验原理1、实验内容：设计具有异步复位、同步使能的十进制计数器，其计数结果可以通过七段数码管、发光二极管等进行显示。2、模块端口信号说明输入信号：Clk_50m---系统采样时钟clk-------待计数的时钟clr---------异步清零信号，当clr=1，输出复位为0，当clr=0，正常计数ena---------使能控制信号，当ena=1，电路正常累加计数，否则电路不工作输出信号：q[6：0]---------驱动数码管，显示计数值的个位cout-----------1bit数据，显示计数值向十位的进位COM-----------共阳级数码管,公共端（接地，参考开发板原理图）3、以自顶向下的设计思路进行模块划分：整个系统主要设计的模块是：十进制计数模块和数码管驱动模块，由于实验板的按键为实现硬件防抖，则需要将按键输入的时钟clk，先通过消抖模块消抖后，再输出至后续使用.1）十进制计数器模块设计输入:CLK-------待计数的时钟CLR---------异步清零信号，2当CLR=1，输出复位为0，当CLR=0，正常计数ENA---------使能控制信号，当ENA=1，电路正常累加计数，否则电路不工作输出：SUM[3:0]----------计数值的个位。即，在CLK上升沿检测到SUM=9时，SUM将被置0，开始新一轮的计数。COUT------------计数值的十位进位，即：只有在时钟CLK上升沿检测到SUM=9时，COUT将被置1，其余情况下COUT=0;在设计中可以使用always，if-else-if语句实现，设计中注意不要在两个以上的always模块中对同一个变量进行赋值，否则会产生多重赋值源（multi-source）的问题。2）数码管显示驱动模块（led.v）输入：sum[3:0]-------待显示的数值输出：out[6:0]----------驱动数码管的七位数值（注意下表中out的对应位）这是一个组合逻辑电路，可以考虑用always，或者assign语句设计。3）消抖模块(1)按键抖动的产生原因：通常的按键所用开关为机械弹性开关，当机械触点断开、闭合时，由于机械触点的弹性作用，一个按键开关在闭合时不会马上稳定地接通，在断开时也不会一下子断开。因而在闭合及断开的瞬间均伴随有一连串的抖动，为了不产生这种现象而作的措施就是按键消抖。3（2）本次实验提供的消抖模块简介电平检查模块：检测输入的按键是否被按下或者释放，并分别将H2L_Sig,L2H_Sig拉高，并随后拉低，给出按键的操作信息。延时模块：对输入的信号变化时刻进行计时并观察信号的变换情况，对输出端口进行恰当地赋值;实验资料中将给出消抖模块设计源代码。对模块的具体设计细节不需理解，消抖模块不要求仿真;4、扩展内容:完成四位一体数码管的动态扫描显示。完成从0-9999循环计数。一、实验步骤1、先建立一个名为shiyan2的工程，在建立资源“cnt10”的VerilogHDL模型，完了之后，在此窗口下编辑cnt10的相关代码；完成以后，进行编译，看代码是否有错，代码截图如下：4Testbench截图如下：5仿真截图如下：62、在同一工程下简历灵一资源“led.v”的VerilogHDL模型，建好之后，按照所给真值表进行代码编辑，完成之后同样进行编译，看是否出现错误，经过调试后得到正确代码截图如下：7Testbench后截图如下：8并进行仿真：93、再建立一个消抖模块资源，并将老师所给的代码复制到窗口里，然后将两个子模块程序添加到这个资源下；完成第三部分；4、最后是顶层模块的设计，建立一个名为“zongde”的资源，将前面三个模块都添加到此资源下，并编写相关代码，截图如下：105、写好约束文件，建立一个net.ucf文件，并将第一行改成实验指导书上所要求的，完成这步之后，由于实验时间有限，后面的就没有完成了。二、实验结果及分析仿真结果如下截图所示：1112三、实验思考题解答(实验指导书要求的思考题)1、如何用两个或一个always实现十进制计数模块？写出相应代码。modulecounter(clk,clr,E,C,data_out);inputclk,E;13inputclr;output[3:0]data_out;outputC;regC;reg[3:0]data_out;initialbeginC=0;data_out=0;endalways@(posedgeclkorposedgeclr)beginif(clr)begindata_out=0;C=0;...