张晨曦刘依1／181.主存的主要性能指标：延迟和带宽2.以往：Cache主要关心延迟，I/O主要关心带宽3.现在：Cache关心两者4.下面讨论几种能提高主存性能的存储器组织技术5.在下面的讨论中，我们以处理Cache失效为例来说明各种存储器组织结构的好处。5.6主存第五章存储层次张晨曦刘依2／18◆增加Cache块大小能利用主存带宽增加所带来的好处在以下的讨论中，我们假设基本存储器结构的性能为：5.6主存送地址需4个时钟周期每个字的访问时间为24个时钟周期传送一个字的数据需4个时钟周期◆为了减少失效开销TM，应该：减少主存延迟提高主存带宽张晨曦刘依3／18如果Cache大小为4个字，则：失效开销＝4×(4＋24＋4)＝4×32＝128(时钟周期)带宽＝16/128＝0.0125(字节/时钟周期)1.增加存储器的宽度◆性能举例(参照前面的假设)当宽度为4个字时：失效开销＝1×32(周期)带宽＝0.5(字节/周期)5.6主存张晨曦刘依5／18◆缺点：5.6主存增加CPU和存储器之间的连接通路的宽度CUP和Cache之间有一个多路选择器扩充主存的最小增量增加了相应的倍数写入有可能变得复杂◆举例：DEC的AlphaAxp21064：256位宽2.采用简单的多体交叉存储器在存储系统中采用多个DRAM，并利用它们潜在的并行性。张晨曦刘依7／18◆存储器的各个体一般是按字交叉的交叉存储器（interleavedmemory）通常是指存储器的各个体是按字交叉的。字交叉存储器非常适合于处理：Cache读失效，写回法Cache中的写回性能举例：(参照前面的假设)失效开销＝4＋24＋4×4＝44(周期)带宽＝0.4(字节/周期)5.6主存张晨曦刘依8／18假设四个存储体的地址是在字一级交叉的，即存储体0中每个字的地址对4取模都是0，体1中每个字的地址对4取模都是1，依此类推。04812地址体015913地址体1261014地址体2371115地址体3张晨曦刘依9／18假设某台机器的特性及其Cache的性能为：·块大小为1个字·存储器总线宽度为1个字·Cache失效率为3%·平均每条指令访存1.2次·Cache失效开销为32个时钟周期(和上面相同)·平均CPI(忽略Cache失效)为2试问多体交叉和增加存储器宽度对提高性能各有何作用？如果当把Cache块大小变为2个字时，失效率例5.145.6主存张晨曦刘依10／18降为2%；块大小变为4个字时，失效率降为1%。根据5.6.2小节中给出的访问时间，求在采用2路、4路多体交叉存取以及将存储器和总线宽度增加一倍时，性能分别提高多少？解：在改变前的机器中，Cache块大小为一个字，其CPI为2＋(1.2×3%×32)＝3.15当将块大小增加为2个字时，在下面三种情况下的CPI分别为：5.6主存张晨曦刘依11／1832位总线和存储器，不采用多体交叉：2＋(1.2×2%×2×32)＝3.5432位总线和存储器，采用多体交叉：2＋(1.2×2%×(4＋24＋8))＝2.86性能提高了10%64位总线和存储器，不采用多体交叉：2＋(1.2×2%×1×32)＝2.77性能提高了14%如果将块大小增加到4个字节，则：32位总线和存储器，不采用多体交叉：2＋(1.2×1%×4×32)＝3.545.6主存张晨曦刘依12／18◆存储体的数目体的数目≥访问体中一个字所需的时钟周期32位总线和存储器，采用多体交叉：2＋(1.2×1%×(4＋24＋16))＝2.53性能提高了25%64位总线和存储器，不采用多体交叉：2＋(1.2×1%×2×32)＝2.77性能提高了14%3.独立存储体设置多个存储控制器，使多个体能独立操作，以便能同时进行多个独立的访存。5.6主存张晨曦刘依13／18◆每个体有独立的地址线(动画演示)◆非阻塞Cache与多体结构◆体和超体将存储器分为若干个独立的存储体，而每个独立存储体内又划分为若干个按字交叉方式工作的体。5.6主存张晨曦刘依14／184.避免存储体冲突◆体冲突：两个请求要访问同一个体◆减少冲突：采用许多体例如：NECSX/3最多128个体这种方法存在问题。5.6主存张晨曦刘依15／18假如我们有128个存储体，按字交叉方式工作，并执行以下程序：intx[256][512];for(j=0;j<512;j=j+1)for(i=0;i<256;i=i+1)x[i][j]=2*x[i][j];因为512是128的整数倍，同一列中的所有元素都在同一个体内，无论CPU或存储系统多么高级，该程序都会在数据Cache失效时暂停。5.6主存张晨曦刘依16／18◆解决体冲突的方法◆举例(表5-10)软件方法(...
