自举高端驱动浮动地负过冲闭锁问题-半桥驱动VIP专享VIP免费

自举高端驱动浮动地负过冲闭锁问题王友军(馔放军理工大学理学院江苏南京Z10007)摘要：高压栅极驱动集成电路的实现中都设计有一定的开关噪声耐量，然而，由于结构上不是完全电隔离的，对噪声自然敏感，用于驱动感性负载时，开关换流期在高端浮动地上产生的过负压会使芯片闭镇，导致芯片高端驱动输出失常，甚至电路毁坏，就过负压产生原因、闭镊机理及在驱动集成电路的高端浮动地与桥输出之间加八电阻网络等电路级抑制措施进行了详细分析和介绍。关键词：高压集成电路；功率MOS褥驱动集成电路；电平位移；自举；掰镶中图分类号：TM464文献标识码：A文章编号：1004—373X(2009)2l—t82—04Latch——upProblemResultingfromNegativeUndershootofHigh——voltage——sideFloatingReferenceinBootstrapGate—driveICWANGYoujun(InstituteolSciems．PLAUniversityofscierI∞＆Technology，Nsnjiug，210007，China}Abstract：High—xqltagegate—driveICisdesignedwithcertainimmunityagainstswitchingnoise．However，thechipissensitivetonoisesinceitisnotacompletegalvanicisolationstructure．Withinductiveload，anexcessivenegativevoltagepresentedatthesourceofhigh—sideswitchingdeviceduringcommutationmaycausethechiplatch—up．whichresultsinfalseoperationortotalcircuitfailure．Therelationshipsbetweenvoltageundershootandthelatch—upmechanismareintroducedindetail．Manymeansareanalysedabouttohowtoavoidthelatch—upfailureincircuitapplicationlevel．Keywords：HVlC；powerMOS—gatedriveIC；levelshifter；bootstrap；latch—up0引言l内部高端驱动形成原理微电子技术与高压功率器件技术的发展推动了高压集成电路HVIC的发展，功率MOS栅驱动集成电路是高压集成电路的典型电路之一。众所周知，许多功率半导体公司推出有从单相到三相的一系列驱动芯片以及内置有这类电路的智能功率模块。这类HVIC将驱动高、低端功率管的绝大部分功能都集成在单一芯片中，核心是低压CMOS与高压LDMOS的集成，采用窄脉冲电平位移技术实现从低电压向高电压电平转换而用于高端功率管控制，并采用自举电容电路获得高端驱动浮动电源⋯，这使驱动电路设计大为简化，成本降低，故在逆变器、伺服驱动等功率变换领域得到广泛应用。闭锁寄生效应是功率集成电路普遍存在的问题，在一定工作条件下，开关噪声会诱发HVIC闭锁，导致芯片输出失常，甚至毁坏芯片。本文就相关目题及防护措施进行了分析介绍。收稿日期：2009一D4一ol182图1是典型高压半桥驱动芯片的内部功能框图。图中M。和M。两高压LDMOS用于实现高压电平位移，由于高端电路的地要求是浮动的，这里着重分析说明高端驱动形成的过程。HIN高端逻辑控制信号经施密特触发器等电路送入脉冲发生器后转变为与其上升沿和下降沿分别相对应的V。和、，。两路窄脉冲心】，然后通过高压电平位移在M．和M。漏极产生相对于高端电源ys的y。．置位脉冲信号和y。复位脉冲信号，再经脉冲滤波器反向和整形后(因漏极瞬态位移电流的影响，魄。和K。信号中会出现噪声，引起电路的误触发，所以要滤波整形口1)转换为相对于浮动地氓的RS触发器置位脉冲控制信号和复位脉冲控制信号，最后利用RS触发器还原高端输入逻辑控制信号，从而完成从逻辑地控制信号到高端浮动地驱动输出的信号转换。高压电平位移电路采用脉冲触发工作方式减小了芯片的功耗，主要信号波形如图2所示。万方数据图1高压丰桥驱动芯片内部功能框图2K引脚电压负过冲及影响驱动器作为逻辑控制电路与功率开关的接口，其自身可靠性对功率变换系统有极大的影响。由毛电平位移式HVIC结构上不是完全电隔离的，主电路功率器件在高速开关大电流时产生的开关噪声会对其造成影响，开关过程中Vs引脚上的电压负过冲会引起HVlC闭锁，闭锁发生时，高端驱动输出锁定，且不响应输入控制信号的变化，锁定状态难以预料¨]，高端驱动输出高或低都有可能。如图3(b)所示，在t。闭锁发生时刻，尽管此时控制逻辑要求高端输出为低，但输出却为高；在图3(c)中，t。闭锁发生时刻，发生的情况正相反。前一种情况导致死区过后高...