对高速信号线匹配问题的分析一、问题的提出在研发过程中，有设计人员提出，在850(CPU)的地址线上不应该加匹配串联电阻，并主张在原来设计中有串联匹配电阻的要去掉。但根据高速信号设计原则，对高速高频信号线必须根据实际布局情况考虑信号线的匹配，否则有可能引起信号完整性问题，产生大的过冲或振玲等现象，使设计留下隐患。为了明确上述问题，我们做了以下工作。二、试验分析为了对加匹配串联电阻和不加匹配串联电阻这二种情况进行比较，我们进行了下面的测试。测试的原理简图见图1，PCB布局见图2。测试是在收信板BRX上进行的。将BRX通电跑起来后，对850的一根地址线进行了测试，测试数据为其244的一根输出线上所带三个负载输入端的信号波形。850（CPU）的时钟由50MHz晶振分频提供，其工作频率为25MHz。测试的原理简图见图1，图1测试的原理简图测试了以下几种情况：1.244的型号为PI74FCT163244VC，驱动输出端不加33欧串联电阻，测试结果见图3、图4、图5。2.244的型号为PI74FCT163244VC，驱动输出端加33欧串联电阻，测试结果见图6、图7、图8。3.244的型号为PI74ALVCH162244V，驱动输出端不加33欧串联电阻，测试结果见图9、图10、图11。4.244的型号为PI74ALVCH162244V，驱动输出端加33欧串联电阻，测试结果见图12、图13、图14。上面测试了二种型号的244，分别为PI74FCT163244VC和PI74ALVCH162244V，二种型号的封装一致，主要区别在于，在PI74ALVCH162244V的输出端，内部等效串联了一个25欧的电阻，而PI74FCT163244VC没有。测试结果：33Ω850(CPU)244BootFlashFPGAR20cm10cm：测试点R：外置匹配电阻其中图3BOOT输入端信号波形（244为PI74FCT163244VC，不加33欧串联电阻，上面和下面的过冲幅度均约为800mV）图4FLASH输入端信号波形（244为PI74FCT163244VC，不加33欧串联电阻，上面和下面的过冲幅度均约为900mV）图5FPGA输入端信号波形（244为PI74FCT163244VC，不加33欧串联电阻，上面的过冲约700mV，下面超过1000mV）图6BOOT输入端信号波形（244为PI74FCT163244VC，加33欧串联电阻，基本没有过冲）图7FLASH输入端信号波形（244为PI74FCT163244VC，加33欧串联电阻，基本没有过冲）图8FPGA输入端信号波形（244为PI74FCT163244VC，加33欧串联电阻，基本没有过冲）图9BOOT输入端信号波形（244为PI74ALVCH162244V，不加33欧串联电阻，上面和下面的过冲幅度均约为200mV）图10FLASH输入端信号波形（244为PI74ALVCH162244V，不加33欧串联电阻，上面过冲幅度约为200mV，下面约为200mV）图11FPGA输入端信号波形（244为PI74ALVCH162244V，不加33欧串联电阻，过冲很小）图12BOOT输入端信号波形（244为PI74ALVCH162244V，加33欧串联电阻，没有过冲）图13FLASH输入端信号波形（244为PI74ALVCH162244V，加33欧串联电阻，没有过冲）图14FPGA输入端信号波形（244为PI74ALVCH162244V，加33欧串联电阻，没有过冲）上面的测试结果表明：1、当244内部没有串联电阻时，如果外部不加串联匹配电阻，三个负载（Boot、Flash、FPGA）输入端的信号波形都存在较大的过冲，有的过冲幅度超过1000mV。2、当244内部没有串联电阻时，如果外部加了串联匹配电阻（33欧），三个负载（Boot、Flash、FPGA）输入端信号波形上的过冲非常小。3、当244内部有串联电阻（25欧）时，如果外部不加串联匹配电阻，三个负载（Boot、Flash、FPGA）输入端信号波形上的过冲较小。4、当244内部有串联电阻（25欧）时，如果外部加了串联匹配电阻（33欧），三个负载（Boot、Flash、FPGA）输入端信号波形上没有过冲，但信号沿有较大的延迟。三、简单理论分析在电子产品的研发中，电路的功能一般要通过PCB布线设计来实现。当信号的频率或速率较低时，PCB上的信号线可以按集总参数来处理。但当信号的频率或速率很高时，则必须要考虑信号线分布参数的影响，将信号线当作传输线来对待。传输线一般用特性阻抗ZC和传播常数来描述，ZC和取决于线的分布参数，主要是分布电感和分布电容。端接负载的传输线问题可用下面图15的模型来分析。图15端接负载的传输线在图15中，Zt代表负载阻抗，Ui代表传输线上的入射电压，Ur代表反射电压。它们的关系满足：称为...
