PrimePower教学PrimePower教学準備事項範例程式下載(一個Verilog寫的4-bitfull-adder,與testbench)本教學內容假設各位已經熟悉DesignAnalyzer與ModelSim
觀念介紹PrimePower是Synopsys發展的模擬軟體,用來做gate-level的Power的模擬
快速上手四部曲1
使用Synopsys的DesignAnalyzer對HDLsourcecode做合成,產生gate-levelnetlistfile2
使用ModelSim產生該gate-levelnetlist與其vtestbench的對應top
vcd(ValueChangeFile)3
使用PrimePower做功率分析整個Designflow大致如下圖所示1
使用Synopsys的DesignAnalyzer對HDLsourcecode做合成,產生gate-levelnetlistfile1-1以%da&進入DesignAnalyzer後,第一步先設定synthesislibrarypath(xxx
db)--選定synthesislibrary,後面ModelSim做gate-level模擬時,才知道要提供相對哪一個simulatemodulelibrary(
v)從Setup\Defaults
設定SearchPath與LinkLibrary若不想每次執行DesignAnalyzer都設定一次,直接編輯根目錄下的隱藏檔
synopsys_dc
setup是建議的方法1-2File\Read,Edit\Uniquify\Hierarchy,Tools\DesignOptimization,File\SaveAs\(Verilogformat)如果想把剛剛在DesignAnalyzer執行過的所有動作編輯成一個scriptfile,便