使用D触发器设计一个11001序列检测器VIP专享VIP免费

使用D触发器设计一个11001序列检测器讨论使用D触发器设计一个11001序列检测器，讨论序列可交迭(Overlap)检测和不可交迭检测在设计上的区别，讨论分别采用Mealy机设计和采用Moore机设计的区别，讨论未用状态的处理问题。【要求】给出电路原理图或HDL代码，要求进行仿真，并给出仿真结果。1.原件介绍D触发器（74LS74）、“与”门（74LS08）、“或”门（74LS32）、“非”门（74LS04），集成电路引脚2.设计思路根据要求，设计的序列检测器有一个外部输入x和一个外部输出Z。输入和输出的逻辑关系为：当外部输入x第一个为"1"，外部输出Z为"0"；当外部输入x第二个为"1"，外部输出Z为"0"；当外部输入第三个x为"0"，外部输出Z为"0"，当外部输入第四个x为“0”，外部输出Z为0，当外部输入第五个x为“1”，外部输出Z为“1”。假定有一个外部输入x序列以及外部输出Z为:输入X011100101输出Y000000100要判别序列检测器是否连续接收了"11001"，电路必须用不同的状态记载外部输入x的值。假设电路的初始状态为A，x输入第一个"1"，检测器状态由A装换到B，用状态B记载检测器接受了"11001"序列的第一个"1"，这时外部输出Z=0；x输入第二个"1"，检测器状态由B装换到C，用状态C记载检测器接了“11001”序列的第二个"1"，外部输出Z=0；x输入第三个"0"，检测器状态由C装换到D，外部输出Z=0；x输入第四个为“0”，检测器状态由D装换到E，外部输出Z=0；x输入第五个为“1”，检测器状态由E装换到F，外部输出Z=1。然后再根据外部输入及其他情况时的状态转移，写出相应的输出。以上分析了序列检测器工作，由此可画出原始状态图。根据原始状态图可列出原始状态表。ABDCEF1110\001状态转换表现态X01AA\0B\0BA\0C\0CD\0B\0DE\0A\0EA\0F\1ZAQ2Q1Q0000001010011100000000100001Q2*AQ2Q1Q00000010110101100000101100000Q1*AQ2Q1Q0000001011010110000100101100Q0*AQ2Q1Q0000001011010110000100110010得到状态方程和输出方程Z=A0'1'2QQQQ2*='01'2'QQQAQ1*=01'202QQQQAQQ0*='0'1'01'2'210'QAQQQAQQQQAD2=Q2*D1=Q1*D0=Q0*3.未用状态关于未用状态涉及到了D触发器自启动的检验：前一状态为111时，Q3*=A’;Q2*=0;Q1*=A,下一状态为有效状态。前一状态为110时，Q3*=A;Q2*=1;Q1*=1,对A值分类讨论：A=0,下一状态为有效状态；A=1，下一状态为111，再下一个状态为有效状态。4.实际代码设计与仿真MOORE机有交迭的程序设计libraryieee;useieee.std_logic_1164.all;entityschkisport(din,clk,rst:instd_logic;sout:outstd_logic);endschk;architecturebehaveofschkistypestatesis(s0,s1,s2,s3,s4,s5);signalst,nst:states:=s0;begincom:process(st,din)begincasestiswhens0=>ifdin='1'thennst<=s1;elsenst<=s0;endif;whens1=>ifdin='1'thennst<=s2;elsenst<=s0;endif;whens2=>ifdin='0'thennst<=s3;elsenst<=s0;endif;whens3=>ifdin='0'thennst<=s4;elsenst<=s0;endif;whens4=>ifdin='1'thennst<=s5;elsenst<=s0;endif;whens5=>ifdin='1'thennst<=s2;elsenst<=s0;endif;whenothers=>nst<=s0;endcase;endprocess;reg:process(clk,rst)begin--shixujinchengifrst='1'thenst<=s0;elsifclk'eventandclk='1'thenst<=nst;endif;endprocessreg;sout<='1'whenst=s5else'0';endbehave;仿真结果小的体现了交迭mealy有交迭的程序设计libraryieee;useieee.std_logic_1164.all;entityschk2isport(din,clk,rst:instd_logic;sout:outstd_logic);endschk2;architecturebehaveofschk2istypestatesis(s0,s1,s2,s3,s4,s5);signalst:states:=s0;beginprocess(clk,rst,st,din)beginifrst='1'thenst<=s0;elsifclk'eventandclk='1'thencasestiswhens0=>ifdin='1'thenst<=s1;elsest<=s0;endif;whens1=>ifdin='1'thenst<=s2;elsest<=s0;endif;whens2=>ifdin='0'thenst<=s3;elsest<=s0;endif;whens3=>ifdin='0'thenst<=s4;elsest<=s0;endif;whens4=>ifdin='1'thenst<=s5;elsest<=s0;endif;whens5=>ifdin='1'thenst<=s2;elsest<=s0;endif;whenothers=>st<=s0;endcase;if(st=s5)thensout<='1';elsesout<='0';endif;endif;endprocess;endbehave;实现检测11001的图体现...