日期 2009.08. 0 3 作成 宋礼阳 成员員 吴飞 兰奇 承认 李松 CPLD 培训实习报告开发目的或缘由1.了解 CPLD 和 FPGA 的基本结构和原理；2.ispLEVER 开发工具的使用；3.ispLEVER 工具中 Verilog HDL 语言的初步设计；4.Lattice LC4032VCPLD 的学习；5.电路焊接能力的训练和考核；技术要点详述 LC4032V PLD1.芯片的结构由通用逻辑块 GLB,全局布线区 GRP 和 I/O 单元组成，有 3.3V,2.5V ,1.8V 三个系列。2.LC4032V 有 48 个管脚，32 个 I/O 口，管脚图如下图：Fig.1 LC4032V 管脚图3.本实验用了 48 个管脚中的 17 个管脚，5 个 I/O 口分别为：B4,A14,A15,A1,A2;其中 B4 为5MHz 晶振信号输入脚其他的还有 4 个电源脚，4 个接地脚以及 4 个 JTAG 脚。4.引脚配置如 Table.1Table.1 LC4032V 引脚配置表引脚类型引脚编号引脚类型引脚编号VCC12、36VCCO6、30GND5、13、29、37TDI1TDO35TCK11TMS25INPUT24、16、17OUTPUT45、466.电路原理图Fig .2 电路原理图 Verilog HDL 程序设计设计要求：设计一频率源，该频率源有两路输出，其中一路为占空比为 75％、频率为10kHz 的方波；另外一路为占空比为 50％的方波，其频率受一开关控制，开关闭合与打开时该方波频率分别为 100kHz 和 200kHz方案：5MHz 的信号，通过 500 分频产生 10KHz 的信号，通过计数器，小于 375 时赋值1，否则赋值 0，得到 75%占空比；通过 25 分频得到 200KHz 信号，设置一个开关跟计数器，计数小于 13 赋值 1，否则 0，得到 100K 信号。实验结果及数据 CPLD 输出信号测试图1. 输出占空比为 75%的 10K 信号Fig.3 10K 信号输出图2. 输出占空比为 50%的 100K 信号Fig. 4 100K 信号输出图3. 输出占空比为 50%的 200K 信号Fig.5 200K 信号输出图结论CPDL 输出 10K，100k，200K 信号，频率存在较小的误差，200K 占空比也存在误差，但是效果基本达到设计要求。
