实验名称 ：十六进制7 段数码显示译码器设计实验目的：1．设计七段显示译码器2．学习Verilog HDL 文本文件进行逻辑设计输入；3．学习设计仿真工具的使用方法；工作原理：7 段数码是纯组合电路，通常的小规模专用IC，如 74 或 4000 系列的器件只能作十进制 BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的， 为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在 FPGA/CPLD中来实现
例如 6-18 作为 7 段译码器，输出信号 LED7S的 7 位分别接图 6-17 数码管的 7 个段，高位在左，低位在右
例如当LED7S输出为“ 1101101”时，数码管的 7 个段 g,f,e,d,c,b,a分别接 1,1,0,1,1,0,1；接有高电平的段发亮，于是数码管显示“5”
注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段 h，例 6-18 中的 LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)应改为⋯ (7 DOWNTO 0)
实验内容 1：将设计好的 VHDL译码器程序在 Quartus II上进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形
实验步骤：步骤 1：新建一个文件夹击打开vhdl 文件；步骤 2: 编写源程序并保存步骤 3：新建一个工程及进行工程设置步骤 4：调试程序至无误；步骤 5：接着新建一个 VECTOR WAVEFOM文件及展出仿真波形设置步骤 6：输入数据并输出结果（时序仿真图）步骤 7：设置好这个模式步骤 8：生成 RTL原理图步骤 9：引脚锁定及源代码LIBRARY IEEE; USE IEEE
STD_LOGIC_1164
ALL; ENTITY DECL7S IS PORT(A :IN STD_LOGIC_VECTOR(3 DO
