贵州大学实验报告 学院： 计算机科学与信息学院 专业：信息安全 班级：111 姓名 张龙翔 学号 1108060081 实验组 实验时间 2012、10、 指导教师 栾岚 成绩 实验项目名称 数据选择器及图形设计的方法 实验目的 1. 学习数据选择器的设计； 2. 进一步了解、熟悉和掌握FPGA开发软件Quartus Ⅱ的使用方法； 3. 学会使用Vector Wave 波形仿真和分析； 实验仪器 软件：Altera Quartus Ⅱ 9. 0 集成开发环境 实验步骤 1. 新建工程，取名mux8_1。 2. 新建设计文件，选择“File ︱New”，在 New对话框中选择Device Design Files下的Verilog File，单击 OK，完成新建设计文件。 3. 输入源文件，参考程序如下： module mux8_1 (DOUT, A, D0, D1, D2, D3, D4, D5, D6, D7, CS ); // input [2:0] A; // wire [2:0] A; // input D0; //输入 D0； input D1; //输入 D1； input D2; //输入 D2； input D3; //输入 D3； input D4; //输入 D4； 数 据 选 择 器 及 图 形 设 计 的 方 法 数 电 实 验 报 告 (完 整 版 )--第 1页数 据 选 择 器 及 图 形 设 计 的 方 法 数 电 实 验 报 告 (完 整 版 )--第 1页input D5; //输入D5； input D6; //输入D6； input D7; //输入D7； input CS; //输入CS； output DOUT; //输出DOUT； always @(CS or A or D0 or D1 or D2 or D3 or D4 or D5 or D6 or D7 ) // begin //开始 if (CS==1) //如果CS等于1 DOUT <= 0; //DOUT被赋值为0 输出 else //否则 case （A） //A的情况 3’b000 : DOUT = D0; //当 A是三位二进制表示的0 时，DOUT被赋值为D0输出 3’b001 : DOUT = D1; //当 A是三位二进制表示的1 时，DOUT被赋值为D1输出 3’b010 : DOUT = D2; //当 A是三位二进制表示的2 时，DOUT被赋值为D2输出 3’b011 : DOUT = D3; //当 A是三位二进制表示的3 时，DOUT被赋值为D3输出 3’b100 : DOUT = D4; //当 A是三位二进制表示的4 时，DOUT被赋值为D4输出 3’b101 : DOUT = D5; //当 A 是三位二进制表示的5 时，DOUT被赋值D5输出 3’b110 : DOUT = D6; //当 A是三位二进制表示的6 时，DOUT被赋值为D6输出 3’b111 : DOUT = D7; //当 A是三位二进制表示的7 时，DOUT...
