Verilog EDA 课程设计 Verilog EDA 课程设计(简单时钟电路) 2012 年春季期 信息科学与工程学院 电科09-1 班 黎富林 3090748113 Verilog EDA 课程设计 一、实验目的 1.掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程； 2.熟悉一种 EDA 软件使用； 3.掌握Verilog 设计方法； 4.掌握分模块分层次的设计方法； 5.用Verilog 完成一个多功能数字钟设计。 二、实验要求 1. 基本功能 ①具有“秒”、“分”、“时”计时功能，小时按 24 小时制计时。 ②具有校时功能，能对“分”和“小时”进行调整。 ③仿广播电台正点报时。在 59 分 51 秒、53 秒、55 秒、57 秒发出低音 512Hz信号，在 59 分 59 秒时发出一次高音 1024Hz 信号，音响持续 1 秒钟，在 1024Hz音响结束时刻为整点。 2. 拓展功能 ①任意时刻闹钟 ②自动报整点时数 ③小时计数器改为 12 翻 1 三、实验设计 1. 数字钟整体设计框图 数字钟电路系统由主体电路和扩展电路两大部分所组成 2.数字钟模块设计 数字钟顶层模块小时计数器分钟计数器秒计数器六进制计数器十进制计数器六进制计数器十进制计数器Verilog EDA 课程设计 分和秒计数器都是模M=60 的计数器，时计数器是一个模M=24 的计数器 3.数字钟输入输出分配 Adj_Min 校分控制 →按键 K1 →8 Adj_Hour 校时控制 →按键 K2 →9 Set_Min 闹铃校分控制 →按键 K3 →10 Set_Hour 闹铃校时控制 →按键 K4 →11 Type 闹铃切换控制 →按键 K5 →16 Bell 蜂鸣器控制信号 →按键 K6 →17 Chg 实现 24、12 进制转换控制 →按键 K7 →18 Second0- Second7 秒输出信号 →数码管 1，2 →21-25,27-29 Minute0- Minute7 分输出信号 →数码管 4，5 →38,39,47-52 Hour0- Hour7 小时输出信号 →数码管 7，8 →60-62,64-67,69 四．各工作模式仿真波形 1.时钟正常计时波形 00：00：59 时刻波形 00：59：59 时刻波形 23：59：59 时刻波形 Verilog EDA 课程设计 2.定时闹钟波形 如图所示为01：02：00-01：02：59 的一分钟闹钟波形。 3.仿电台报时波形 如图所示，在任意小时59 分的51、53、55、57 秒内蜂鸣器为低频（512Hz）信号输出，在59 秒内蜂鸣器为高频（1024Hz）信号输出，实现模仿电台报时功能。 3.整点报时波形 如图所示，在06：00：00 后的6 秒内，蜂鸣器前半秒无输入，后半秒...
