亚稳态Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效） T 时间到达芯片，这个T 就是建立时间 -Setup time. 如不满足 setup time, 这个数据就不能被这一时钟打入触发器， 只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time不够，数据同样不能被打入触发器。建立时间 (Setup Time)和保持时间（ Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现亚稳态(metastability)的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。在数字集成电路中，触发器要满足setup/hold的时间要求。当一个信号被寄存器锁存时，如果信号和时钟之间不满足这个要求，Q 端的值是不确定的，并且在未知的时刻会固 定 到 高 电 平 或 低 电 平 。 这 个 过 程 称 为 亚 稳 态（Metastability）。一些关于微电子方面的笔试题（zz) 1.FPGA和 ASIC 的概念，他们的区别。 （未知）答案： FPGA是可编程 ASIC。ASIC: 专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本， 短、交货周期供货的全定制，半定制集成电路。与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、 开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点. 2. 建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。 输入信号应提前时钟上升沿（如上升沿有效）T 时间到达芯片，这个T 就是建立时间 -Setup time.如不满足 setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果 hold time不够，数据同样不能被打入触发器。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间...
