System Generator 实验指导 一、 如何为 SysGen 添加用户自定义开发板 1． 新建一个 Simulink 的 module 2． 添加一个 System Generator 的 IP 3． 双击打开 System Generator 进行设置 4． 将 Compilation 选择为 Hardware Co-Simulation，选择 New Compilation Target… 5． 用JTAG 链连接需要添加的开发板，选择Detect检测硬件，本开发板选择FPGA 在JTAG中的序号是 2，设置其他的参数： 选择Save Zip 并且Install： 保存并选择Install 后，将在如下目录生成该开发板的信息： 同时，生成相应的外围组建模块： 保存该外围组建模块。 System Generator 将在下次选择Hardware Co-Simulation 时发现此新硬件： 二、 硬件在环测试 HIL 演示 1．Matlab 工作目录设置： 2．新建一个 Simulink 的 module，保存在该目录，文件名为 Adder_Netlist。 3．添加 System Generator、Gateway In、Gateway Out、Resourse Estimator 和 AddSub 模块。 4．添加 Constant 和 Scope 模块。 5．设置各模块参数如下： 6．设置System Generator 模块参数如下： 7．选择 Generate 8．生成硬件在环测试模块JTAG Co-sim： 9．打开查看该模块的设置： 10. 将该HIL 模块添加至Adder_Netlist 中，运行仿真，可以看到，开发板被编程并且仿真结果正确。 三、 在 ISE 工程中调用 SysGen 工程 1. 使用 System Generator 生成该 Adder_Netlist 模块的 ISE 工程： adder_netlist_cw.sgp adder_netlist_cw.ise 2. 打开 ISE，新建空白工程。 3. 将*sgp 工程添加至新建的工程中 4. 为工程添加顶层硬件描述语言文件 5. 添加UCF 约束文件 6. 编译整个工程并下载至开发板 7. 操作开发板上的按钮，并观察七段数码管的输出 四、 在 SysGen 中使用用户自定义 HDL 模块 新建一个Verilog 模块，实现一个特定功能，这里实现一个减法功能。 注意需要使用小写来声明模块名及端口名： 在 Adder_Netlist 模块中添加 Black Box IP 组件，选择新建的verilog 文件。 设置仿真模式并仿真： 使用System Generator 重新生成新模块的ISE 工程 更改顶层文件： 更改U CF 文件，添加新的输入管脚约束信息： 重新编译工程，并下载至开发板，通过操作按钮观察数码管的变化。
