平台 软件：ModelSim-Altera 6.5e (Qu artu s II 10.0) Starter Edition 内容 1 设计流程 使用ModelSim 仿真的基本流程为： 图1.1 使用ModelSim 仿真的基本流程 2 开始 2.1 新建工程 打开ModelSim 后，其画面如图2.1 所示。 图2.1 ModelSim 画面 1. 选择File>New>Preject 创建一个新工程。打开的Create Project 对话框窗口，可以指定工程的名称、路径和缺省库名称。一般情况下，设定Default Library Name为 w ork。指定的名称用于创建一个位于工程文件夹内的工作库子文件夹。该对话框如图2.2 所示，此外还允许通过选择.ini 文件来映射库设置，或者将其直接拷贝至工程中。 图2.2 创建工程的对话框 2. 按照图2.3 所示，设置Project Name 为LED_FLOW，Project Location 为D:/led_flow 。 图2.3 输入工程信息 当单击 OK 按钮后，在主体窗口的下方将出现 Project 标签，如图2.4 所示。 图2.4 Project 标签 3. 之后，将出现Add Items to the Project 的对话框，如图2.5 所示。 图2.5 在工程中，添加新项目 2.2 在工程中，添加新项目 在Add Items to the Project 对话框中，包括以下选项： Create New File——使用源文件编辑器创建一个新的Verilog、VHDL、TCL或文本文件 Add Existing File——添加一个已存在的文件 Create Simulation——创建指定源文件和仿真选项的仿真配置 Create New Folder——创建一个新的组织文件夹 1. 单击 Create New File。打开图2.6 所示窗口。 图2.6 创建工程文件夹 2. 输入文件名称：LED_FLOW，然后选择文件类型为Verilog。 图2.7 输入工程文件信息 3. 单击 OK，关闭本对话框。新的工程文件将会在工程窗口显示。单击 Close，以关闭 Add Items to the Project。 图2.8 新的设计文件LED_FLOW.v 4. 双击打开 LED_FLOW.v 文件（注意：若是 Verilog 文件已经关联了其他的文本编辑器，则双击后在关联的文本编辑器中打开）。 图2.9 LED_FLOW 代码输入窗口 在LED_FLOW.v 输入下面的测试平台代码： `timescale 1ns/1ns module LED_FLOW; reg CLOCK_50M; reg RST_N; wire [9:0] LED; led led_inst ( .clk_50M(CLOCK_50M), .reset_n(RST_n), .led(LED) ); initial begin CLOCK_50M = 0; while (1) #10 CLOCK_50M = ~CLOCK_50M; end initial begin RST_N...
