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碎片内容
基于 FPGA 的系统设计与应用实验二计数器设计实验一、实验目的：学习计数器的设计、仿真和硬件测试方法
二、实验内容及步骤：1
用 Verilog HDL 设计 2 位 16 进制计数器，由DE2 的KEY0 输入计数值， 在 HEX1 ，HEX0 上显示计数值
使用嵌入式逻辑分析仪进行仿真；3
将实验程序下载到DE2 运行
实验注意事项：去抖动三、程序代码module lib22(out1,out2,clk,rst,key); output [6:0] out1,out2; input clk,rst; input key; reg [19:0]count; reg [7:0]in; reg [6:0]out1,out2; reg C,K; reg [9:0] r1; always@(posedge clk) if(count==20'd5000) begin C=~C; count
该用户很懒，什么也没介绍
