电子硬件工程师笔试题

下载后可任意编辑电子硬件工程师笔试题下载后可任意编辑下列是自己整理的各个公司电子硬件工程师笔试的题目与答案：汉王笔试1.什么是建立时间和保持时间？建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在触发器时钟沿到来前，数据信号保持不变的时间。保持时间是指在触发器时钟沿到来以后，数据信号保持不变的时间。假如不满足建立和保持时间的话，那么 DFF 将不能正确地采样到数据，将会出现 metastability 的情况。假如数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。2.什么是竞争与冒险现象？怎样推断？如何消除？ 在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。假如布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是接入滤波电容，二是引入选通脉冲，三是增加冗余项（只能消除逻辑冒险而不能消除功能冒险）。3.请画出用 D 触发器实现 2 倍分频的逻辑电路？什么是状态图？ 答 D 触发器的输出端加非门接到 D 端，实现二分频。状态图是以图形方式表示输出状态转换的条件和规律。用圆圈表示各状态，圈内注明状态名和取值。用→表示状态间转移。条件能够多个Verilog 语言： module divide2( clk , clk_o, reset); input clk , reset; output clk_o;wire in;reg out ;always @ ( posedge clk or posedge reset) if ( reset) out <= 0; else下载后可任意编辑 out <= in; assign in = ~out; assign clk_o = out; endmodule4. 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？ 线与逻辑是两个输出信号相连能够实现与的功能。在硬件上，要用 OC/OD 门来实现，由于不用 OC 门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻。5.什么是同步逻辑和异步逻辑？ 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步。异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO 或 RAM 的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺一般是能够监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其...