桂林电子科技大学实验报告2015-2016 学年第二学期开 课 单 位海洋信息工程学院适用年级、专业 13级电子信息工程课 程 名 称 EDA技术与应用主 讲 教 师覃琴实 验 名 称计数器的编程设计学号 1316030515 姓名魏春梅实验四计数器的编程设计一、实验目的○1 学会用 Verilog HDL文本输入法设计加法计数器电路，并通过电路仿真和硬件验证，进一步了解加法计数器的功能和特性。○2 学会用 Verilog HDL文本输入法设计减法计数电路，并通过电路仿真和硬件验证，进一步了解减法计数器的功能和特性。二、实验原理2 位十进制加减法计数器电路的元件符号如图6.1 所示，其中clk 是时钟端，上升沿触发，clr异步清零，低电平有效；en 使能控制端，高电平有效；sel 是加减控制端，当sel 为 1 时，计数器计数，当sel为 0 时，计数器减计数；q 是计数器的输出端，cout 是计数器的进位输出端。2 位十进制加减法计数器元件符号图三、实验设备○1 EDA实训仪 1 台○2 计算机 1 台（装有 QuartusII软件）四、实验内容在 QuartusII软件中，按照实验原理中2 位十进制加减法计数电路的元件符号图，用Verilog HDL编程设计 2 位十进制加减法计数器电路，然后进行编辑、编译、仿真、引脚锁定，并下载到EDA实训仪中进行验证。注：用 EDA实训仪上的拨动开关S2~S0分别作为计数器异步清零输入端clr 、使能端 en 和加减法控制端sel ；按键 K8 作为计数器的时钟输入端clk ，用数码管SEG1和 SEG0作为计数器的十位和个位输出端q；发光二极管 L0 作为计数器的进位输出端cout 。五、实验预习要求○1 复习理论课本有关计数器的内容，并认真阅读实验指导书，分析，掌握实验原理，熟悉理论课本中Quartus II软件的使用方法。○2 按照实验内容的要求，编写相应的实验程序，写出相应的实验步骤。1、 Verilog HDL 程序2、仿真波形图3、结果图六、实验总结○1 用 Verilog HDL进行加计数器和减计数器电路设计的方法 1 、新建工程 2 、新建 Verilog HDL文件 3 、编辑源程序异步清零输入端clr 、下降沿有效。使能端en 和加减法控制端sel （sel 为高电平时做加法，sel 为低电平时做减法。 ）；时钟输入端clk ，上升沿为有效边沿，当clr下降沿到来时，计数器被清零；clr无效时，clk 上升沿上升沿到来时，计数器状态将加1 或者减 1。用数码管SEG1和 SEG0作为计数器的十位和个位输出端 q；发光二极管L0 作为计...
