D D R 的基本原理与工作过程 一、DDR 的基本原理与工作过程 这种内部存储单元容量（也可以称为芯片内部总线位宽）=2×芯片位宽（也可称为芯片 I/O 总线位宽）的设计，就是所谓的两位预取（2-bit Prefetch），有的公司则贴切的称之为 2-n Prefetch（n 代表芯片位宽）。 在实际工作中，L-Bank 地址与相应的行地址是同时发出的，此时这个命令称之为“行有效”或“行激活”（Row Active）。 在此之后，将发送列地址寻址命令与具体的操作命令（读或写），这两个命令也是同时发出的，所以一般都会以“读/写命令”来表示列寻址。 根据相关的标准，从行有效到读/写命令发出之间的间隔被定义为 tRCD，即 RAS to CAS Delay（RAS至 CAS 延迟，RAS 就是行地址选通脉冲，CAS 就是列地址选通脉冲），大家也可以理解为行选通周期。tRCD 是 SDRAM 的一个重要时序参数，可以通过主板 BIOS 经过北桥芯片进行调整。广义的tRCD 以时钟周期（tCK，Clock Time）数为单位，比如 tRCD=2，就代表延迟周期为两个时钟周期，具体到确切的时间，则要根据时钟频率而定：对于 PC100 SDRAM（时钟频率等同于 DDR-200），tRCD=2，代表 20ns 的延迟；对于 PC133（时钟频率等于 DDR-266）则为 15ns。 相关的列地址被选中之后，将会触发数据传输，但从存储单元中输出到真正出现在内存芯片的 I/O 接口之间还需要一定的时间（数据触发本身就有延迟，而且还需要进行信号放大），这段时间就是非常著名的CL（CAS Latency，列地址脉冲选通潜伏期）。CL 的数值与 tRCD 一样，以时钟周期数表示。如 DDR-400，时钟频率为 200MHz，时钟周期为 5ns，那么 CL=2 就意味着 10ns 的潜伏期。不过 ，CL 只是针对读取操作；对于 SDRAM，写入是没有潜伏期的；对于 DDR SDRAM，写入潜伏期在 0.75 至 1.25 个时针周期之间。 目前内存的读写基本都是连续的，因为与CPU 交换的数据量以一个 Cache Line（即 CPU 内 Cache 的存储单位）的容量为准，一般为 64 字节。而现有的P-Bank 位宽为 8 字节，那么就要一次连续传输 8 次，这就涉及到我们也经常能遇到的突发传输的概念。突发（Burst）是指在同一行中相邻的存储单元连续进行数据传输的方式，连续传输的周期数就是突发长度（Burst Lengths，简称 BL）。 在进行突发传输时，只要指定起始列地址与突发长度，内存就会依次地自动对后面相应数量的存储单元进行读/写操作而不再需...
