EDA期末试卷及答案

EDA 期 末 试 卷 一 、填空题 1．一 般把 EDA 技术的发展分为 MOS 时代 、 CMOS代 和 ASIC 三个阶段。 2．EDA 设计流程包括设计输入、设计实现 、实际设计检验 和 下载编程 四个步骤。 3．EDA 设计输入主要包括 图形输入 、 HDL 文本输入 和 状态机输入 。 4．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为 功能仿真 。 5．V HDL 的数据对象包括 变量 、 常量和 信号，它们是用来存放各种类型数据的容器。 6．图形文件设计结束后一 定要通过 仿真 ，检查设计文件是否正确。 7．以 EDA 方式设计实现的电路设计文件，最终可以编程下载到 FPGA 和 CPLD 芯片中，完成硬件设计和验证。 8．MAX +PLU S 的文本文件类型是（后缀名） .V HD 。 9．在 PC 上利用 V HDL 进行项目设计，不允许在 根目录 下进行，必须在根目录为设计建立一 个工程目录（即文件夹）。 10．V HDL 源程序的文件名应与 实体名 相同，否则无法通过编译。 二、选择题：。 11． 在 EDA 工 具 中 ， 能 完 成 在 目 标 系 统 器 件 上 布 局 布 线 软 件 称 为（ C ） A.仿 真 器 B.综 合 器 C.适 配 器 D.下 载 器 12． 在 执 行 MAX+PLUSⅡ的（ D ） 命令， 可以精确分析设计电路输入与输出波形间的延时量。 A .Create default symbol B. Simulator C. Compiler D.Timing Analyzer 13． VHDL 常用的库是（ A ） A. IEEE B.STD C. WORK D. PACKAGE 14． 下 面既是并行 语句又是串行 语句的是（ C ） A.变量赋值 B.信号赋值 C.PROCESS 语句 D.WHEN…ELSE语句 15． 在 VHDL 中 ， 用语句（ D ） 表示 clock 的下 降沿。 A. clock’EVENT B. clock’EVENT AND clock=’1’ C. clock=’0’ D. clock’EVENT AND clock=’0’ 16． IP 核在 EDA 技术和开发中 具 有十分重要的地位；提供用 VHDL等硬件 描述语言描述的功能 块， 但不涉及实现该功能 块的具 体电路的IP 核为 __________。D A .瘦 IP B.固 IP C.胖 IP D.都不是 17． 综 合 是 EDA 设计流程的关键步骤， 在 下 面对综 合 的描述中 ，_________是 错 误 的 。 D A. 综 合 就 是 把 抽 象 设 计 层 次 中 的 一 种 表 示 转...